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FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。

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AMBA4—無聊的Narrow transfers介紹

AMBA總線無論FPGA還是ASIC，應該都是比較常用的一組總線協議。

2023-06-11 標簽：FPGA設計 AMBA總線 ASIC芯片 1092 0

求一種FPGA實現圖像去霧的實現設計方案

本文詳細描述了FPGA實現圖像去霧的實現設計方案，采用暗通道先驗算法實現，并利用verilog并行執行的特點對算法進行了加速；

2023-06-05 標簽：HDMI FPGA設計 RGB 1087 0

異步電路的跨時鐘域處理

異步電路不能根據時鐘是否同源來界定，時鐘之間沒有確定的相位關系是唯一準則。

2023-06-27 標簽：FPGA設計芯片設計異步電路 1074 0

EDA工具如何為FPGA設計提供便捷高效的設計環境

如今FPGA已進入硅片融合時代，集成了DSP、ARM等，這種混合系統架構需要更好的開發環境，如嵌入式軟件工具OS支持、DSP編程、基于C語言的編程工具、...

2019-01-25 標簽：fpga設計 eda工具 1072 0

ASIC的clock gating在FPGA里面實現是什么結果呢？

首先，ASIC芯片的clock gating絕對不能采用下面結構，原因是會產生時鐘毛刺

2023-08-25 標簽：轉換器 FPGA設計寄存器 1064 0

如何又快又好的梳理和利用驗證feature文檔

我們不再繼續細化贅述，相信大家從舉例中已經有點感覺了，什么叫“粗”，什么叫“細”，這里說到的粗細，其實就是指的是驗證feature的顆粒度。

2022-10-09 標簽：FPGA設計 EDA工具中斷 1055 0

FPGA設計存在的4類時序路徑

命令set_multicycle_path常用來約束放松路徑的約束。通常情況下，這種路徑具有一個典型的特征：數據多個周期翻轉一次，如下圖所示。因此，我們...

2023-09-14 標簽：fpga FPGA設計命令 1048 0

賽靈思FPGA設計技巧與應用創新

上一次我們提到可以利用本地存儲的訓練序列與接收到的序列進行匹配濾波（相關）的方法來搜尋精確的OFDM符號起始位置。

2017-02-11 標簽：FPGA FPGA設計賽靈思 1047 0

FPGA設計的五個主要任務

FPGA設計的五個主要任務：邏輯綜合、門級映射、整體功能邏輯布局、邏輯資源互連布線，最后生成FPGA的bit流

2023-04-06 標簽：FPGA設計 EDA工具 SoC芯片 1043 0

FPGAer淺入淺出DDR

對于DDR的理解，最初簡單的以為無非一個大的數組，我會接口使用就OK了。

2023-06-28 標簽：FPGA設計 DDR DRAM芯片 1041 0

FPGA Vivado-TLC549驅動設計介紹

在生活中，數模轉換的例子到處可見。但是在我們做FPGA設計時，需要對數字信號進行處理，但是，不是所有的信號都是以數字信號的形式體現的，比如光信號、聲信號...

2023-07-27 標簽：fpga FPGA設計寄存器 1032 1

inout連接不上如何解決呢

在SpinalHDL 1.7.0版本里，在仿真方面開始支持了VCS，這解決了在FPGA設計里采用Verilator時無法仿真廠商IP的問題。

2022-10-18 標簽：FPGA設計 DDR VCS 1024 0

總結一下在時序分析中的基本概念及基本術語

下圖是一個經典時序分析模型，無論寄存器A與寄存器B是否在同一個芯片中，下列概念均適用。

2023-07-03 標簽：FPGA設計寄存器時序分析 997 0

FPGA設計的經驗技巧

當然，任何編程語言的學習都不是一朝一夕的事，經驗技巧的積累都是在點滴中完成，FPGA設計也無例外。下面就以我的切身體會，談談FPGA設計的經驗技巧。

2022-10-25 標簽：FPGA設計 HDL 編程語言 992 0

FPGA零基礎之Vivado-超聲波驅動設計

聲音是我們日常生活中不可缺少的一種信號，在傳遞信息的同時，也在生活中的各個領域有較多的應用。

2023-10-18 標簽：驅動器 FPGA設計接收器 992 0

FPGA零基礎學習之TLC5620驅動教程

在FPGA處理完數字信號之后，我們有些情況下是需要將數字信號轉變為模擬信號再輸出的。比如音頻信號在濾波后，需要轉換為聲音信號進行輸出。

2023-08-04 標簽：示波器 FPGA設計鎖存器 980 0

為保證數字電路時序裕量所做的努力

由于以太網測試使用的開發板是淘寶購買的某款開發板，開發人員在電路設計時沒有考慮到將以太網芯片的接收時鐘、發送時鐘通過FPGA的專用時鐘管腳接入到到全局時鐘網絡

2023-06-19 標簽：FPGA設計以太網寄存器 972 0

FPGA狀態機設計思想

硬件電路設計通常以并行方式實現，但是在實際工程中經常會存在系統按照順序邏輯執行的需求。

2023-07-17 標簽：FPGA設計 RTL 狀態機 972 0

Mojo v3 FPGA板與16x2 LCD模塊是如何進行連接的呢？

在本教程中，我們將使用Verilog HDL設計一個數字電路，該電路與基于HD44780 LCD控制器/驅動芯片的通用LCD模塊連接。Mojo V3 F...

2023-09-20 標簽：FPGA設計 LCD控制器多路復用器 970 0

IP庫新增10多個功能IP簡介

一直想做一個可以供大家學習、使用的開源IP庫，類似OpenCores，OC上IP在領域內的IP很少，通用性強一點，所以作為OC的“補充”，所以做了一個開...

2023-05-06 標簽：FPGA設計接收器 FIR 965 0

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