FPGA設(shè)計的IP和算法應(yīng)用綜述

IP(Intelligent Property) 核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可...

2024-03-07 標(biāo)簽：FPGA設(shè)計寄存器EDA工具 1312 0

通過小腳丫FPGA核心開發(fā)板來進(jìn)行門電路的設(shè)計

在數(shù)字電路中，門電路是最基本的構(gòu)成單位，可以說，任何復(fù)雜的數(shù)字電路系統(tǒng)都可以通過我們耳熟能詳?shù)呐c門，非門，或門，與非門，異或門等等組合實(shí)現(xiàn)。

2023-06-20 標(biāo)簽：FPGA設(shè)計led燈MOS管 1306 0

乘法器的Verilog HDL實(shí)現(xiàn)方案

兩個N位二進(jìn)制數(shù)x、y的乘積用簡單的方法計算就是利用移位操作來實(shí)現(xiàn)。

2023-06-21 標(biāo)簽：FPGA設(shè)計HDL乘法器 1279 0

你真的會Xilinx FPGA的復(fù)位嗎？

對于復(fù)位信號的處理，為了方便我們習(xí)慣上采用全局復(fù)位，博主在很長一段時間內(nèi)都是將復(fù)位信號作為一個I/O口，通過撥碼開關(guān)硬件復(fù)位。

2023-06-21 標(biāo)簽：FPGA設(shè)計觸發(fā)器狀態(tài)機(jī) 1266 0

FPGA中的異步復(fù)位or同步復(fù)位or異步復(fù)位同步釋放

在FPGA設(shè)計中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開始啟動并保證正確運(yùn)行。

2023-05-22 標(biāo)簽：FPGA設(shè)計寄存器計數(shù)器 1253 0

動態(tài)時鐘的使用

時鐘是每個 FPGA 設(shè)計的核心。如果我們正確地設(shè)計時鐘架構(gòu)、沒有 CDC 問題并正確進(jìn)行約束設(shè)計，就可以減少與工具斗爭的時間。

2023-07-05 標(biāo)簽：FPGA設(shè)計寄存器CDC 1251 0

深入探討在FPGA設(shè)計中要避免的10大錯誤

本文列出了FPGA設(shè)計中常見的十個錯誤。我們收集了 FPGA 工程師在其設(shè)計中犯的 10 個最常見錯誤，并提供了解決方案的建議和替代方案。

2023-06-01 標(biāo)簽：FPGA設(shè)計DSP技術(shù)時鐘緩沖器 1248 0

PCIe例程理解之用戶邏輯接收模塊仿真分析

下圖給出了反相器相位插指器的基本結(jié)構(gòu)。結(jié)構(gòu)很簡單，兩個反相器陣列輸入分別接兩個時鐘，輸出直接短接在一起，數(shù)字信號控制反相器陣列選通的數(shù)目。

2023-06-21 標(biāo)簽：FPGA設(shè)計寄存器存儲器 1238 0

FPGA設(shè)計中經(jīng)常犯的10個錯誤

本文列出了FPGA設(shè)計中常見的十個錯誤。我們收集了 FPGA 工程師在其設(shè)計中犯的 10 個最常見錯誤，并提供了解決方案的建議和替代方案。本文假定讀者已...

2023-05-31 標(biāo)簽：fpgaFPGA設(shè)計RTL 1229 1

FPGA設(shè)計中動態(tài)時鐘的使用方法

時鐘是每個 FPGA 設(shè)計的核心。如果我們正確地設(shè)計時鐘架構(gòu)、沒有 CDC 問題并正確進(jìn)行約束設(shè)計，就可以減少與工具斗爭的時間。

2023-07-12 標(biāo)簽：FPGA設(shè)計寄存器CDC 1229 0

在大算力芯片領(lǐng)域“彎道超車”的機(jī)會

關(guān)于“彎道超車”，行業(yè)內(nèi)很多人士對此嗤之以鼻，他們認(rèn)為：做事情要腳踏實(shí)地，持之以恒，才有可能超越。

2023-08-02 標(biāo)簽：處理器電動車FPGA設(shè)計 1221 0

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

2023-06-16 標(biāo)簽：FPGA設(shè)計Vivado 1207 0

論工業(yè)控制系統(tǒng)的FPGA設(shè)計方法（2）

上次博文簡要介紹了人們研究使用FPGA來進(jìn)行工業(yè)控制的驅(qū)動力與FPGA器件與工具的介紹，本次介紹FPGA設(shè)計方法論中的FPGA體系及其開發(fā)工具介紹。

2017-02-11 標(biāo)簽：FPGAFPGA設(shè)計工業(yè)控制 1199 0

如何正確使用in_system_ibert呢？

對應(yīng)的IP端口處也會出現(xiàn)相應(yīng)的端口，例如上圖選擇了2個Quad，也就是8個通道的串行收發(fā)器，那么對應(yīng)的drp接口就有8個。

2023-06-21 標(biāo)簽：收發(fā)器FPGA設(shè)計串行收發(fā)器 1193 0

VVAS調(diào)用HLS生成硬件加速器的主要流程介紹

我們以smartcam的預(yù)處理作為例子。xf_pp_pipeline的作用是將輸入圖像的格式從NV12轉(zhuǎn)換為BGR，再進(jìn)行減均值和歸一化操作。

2023-06-26 標(biāo)簽：FPGA設(shè)計計算機(jī)視覺opencv 1183 0

如何設(shè)計一個參數(shù)化的數(shù)據(jù)選擇器

在FPGA設(shè)計中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計參數(shù)化，可調(diào)，通常情況下我們需要一個參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標(biāo)簽：FPGA設(shè)計Verilog數(shù)據(jù)選擇器 1177 0

FPGA設(shè)計中二分法查表算法的實(shí)現(xiàn)

二分化查找算法是在軟件中廣泛應(yīng)用的一種算法，那么在FPGA的設(shè)計中是否可以用這種算法呢？什么場景下會可能用到這種算法呢？

2023-09-06 標(biāo)簽：fpgaFPGA設(shè)計算法 1115 0

如何優(yōu)化FPGA HLS設(shè)計呢？

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設(shè)計性能。

2023-10-30 標(biāo)簽：arm濾波器FPGA設(shè)計 1097 0