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昨天群里小伙伴說(shuō)在VScode中用AI寫verilog效果很好。小編以前編輯代碼都是用gvim。抱著學(xué)習(xí)的心態(tài),我在linux下嘗試了下用VScode寫代碼。
2023-08-03 標(biāo)簽:Linux系統(tǒng)I2C總線CLK 3490 0
如何實(shí)現(xiàn)一種占空比為50%的奇數(shù)分頻器設(shè)計(jì)呢?
在進(jìn)行數(shù)字電路設(shè)計(jì)的過(guò)程中,分頻器是設(shè)計(jì)中使用頻率較高的一種基本設(shè)計(jì)之一
2023-11-07 標(biāo)簽:分頻器計(jì)數(shù)器占空比 3345 0
模擬IC設(shè)計(jì)原理圖2:寄存器的原理和電路原理圖介紹
寄存器分為鎖存器、觸發(fā)器;是數(shù)字和模擬電路中的核心之一。
2023-10-30 標(biāo)簽:寄存器IC設(shè)計(jì)鎖存器 3293 0
靜態(tài)時(shí)序分析是什么 靜態(tài)時(shí)序分析可以檢查什么
傳統(tǒng)的電路設(shè)計(jì)分析方法是僅僅采用動(dòng)態(tài)仿真的方法來(lái)驗(yàn)證設(shè)計(jì)的正確性。隨著集成電路的發(fā)展,這一驗(yàn)證方法就成為了大規(guī)模復(fù)雜的設(shè)計(jì)驗(yàn)證時(shí)的瓶頸。
2023-07-20 標(biāo)簽:觸發(fā)器靜態(tài)時(shí)序分析時(shí)鐘信號(hào) 3289 0
Verilog實(shí)現(xiàn)邊沿檢測(cè)的原理
邊沿檢測(cè)大致分為:上升沿檢測(cè),下降沿檢測(cè)和,雙沿檢測(cè)。原理都是通過(guò)比輸入信號(hào)快很多的時(shí)鐘去采集信號(hào),當(dāng)出現(xiàn)兩個(gè)連續(xù)的采集值不等的時(shí)候就是邊沿產(chǎn)生處。
2023-06-28 標(biāo)簽:仿真器狀態(tài)機(jī)CLK 3237 0
如何使用Verilog硬件描述語(yǔ)言描述時(shí)序邏輯電路?
時(shí)序邏輯電路的特點(diǎn)是輸出信號(hào)不僅與電路的輸入有關(guān),還與電路原來(lái)的狀態(tài)有關(guān)。
2023-09-17 標(biāo)簽:FPGA設(shè)計(jì)反相器D觸發(fā)器 3227 0
詳細(xì)講解SDC語(yǔ)法中的set_input_delay和set_output_delay
在數(shù)字集成電路設(shè)計(jì)中,Synopsys Design Constraints(SDC)是一種重要的約束語(yǔ)言,用于指導(dǎo)綜合、布局布線等后續(xù)流程。
2024-05-06 標(biāo)簽:集成電路SDC時(shí)鐘信號(hào) 3022 0
怎么用verdi將fsdb格式的波形轉(zhuǎn)化成txt呢?
和大家分享一個(gè)小技巧,你在debug問(wèn)題的時(shí)候,是不是也曾經(jīng)想過(guò)將波形中的某些信號(hào)轉(zhuǎn)化成txt,然后用txt的值復(fù)現(xiàn)某些波形或者與理論值對(duì)比。
D觸發(fā)器(D Flip-Flop)是一種數(shù)字電子電路,用于延遲其輸出信號(hào)(Q)的狀態(tài)變化,直到時(shí)鐘輸入信號(hào)的下一個(gè)上升沿出現(xiàn)。
2023-12-04 標(biāo)簽:D觸發(fā)器RST時(shí)鐘信號(hào) 2662 0
最近調(diào)試芯片遇到一個(gè)選擇題,需要決定數(shù)據(jù)接口的接口標(biāo)準(zhǔn),是選用LVDS差分接口還是CMOS單端接口。
2023-06-16 標(biāo)簽:CMOSFPGA設(shè)計(jì)差分信號(hào) 2661 0
在當(dāng)前的形式驗(yàn)證的領(lǐng)域,主要有兩個(gè)工具,一個(gè)就是Cadence的conformal,另外一個(gè)就是Synopsys的formality(以下簡(jiǎn)稱FM)。
對(duì)于芯片中的復(fù)位信號(hào)我們通常會(huì)有哪些特殊處理?
經(jīng)常在面試時(shí)問(wèn)到一個(gè)問(wèn)題:對(duì)于芯片中的復(fù)位信號(hào)我們通常會(huì)有哪些特殊處理?這個(gè)時(shí)候我一般希望得到的回答包括:復(fù)位消抖、異步復(fù)位同步撤離、降頻復(fù)位、關(guān)斷時(shí)鐘...
AMD Versal AI Edge自適應(yīng)計(jì)算加速平臺(tái)之PL通過(guò)NoC讀寫DDR4實(shí)驗(yàn)(4)
Versal的DDR4是通過(guò)NoC訪問(wèn),因此需要添加NoC IP進(jìn)行配置。
AD數(shù)據(jù)轉(zhuǎn)換-SAR ADC介紹
基本SAR(Successive Approxmation Register)ADC結(jié)構(gòu)中包括采樣保持S&H電路、比較器、DAC、SAR邏輯四個(gè)單元。
時(shí)序分析基本概念介紹<generate clock>
今天我們要介紹的時(shí)序分析概念是generate clock。中文名為生成時(shí)鐘。generate clock定義在sdc中,是一個(gè)重要的時(shí)鐘概念。
FPGA中實(shí)現(xiàn)信號(hào)延時(shí)的資源消耗
在FPGA設(shè)計(jì)中我們經(jīng)常會(huì)遇到對(duì)一個(gè)信號(hào)進(jìn)行延時(shí)的情況,一般只延時(shí)一個(gè)或幾個(gè)CLK時(shí),通常是直接打拍,如果要延時(shí)的CLK較多時(shí),我們會(huì)選擇移位寄存器IP...
在Vivado中如何寫入FPGA設(shè)計(jì)主時(shí)鐘約束?
在FPGA設(shè)計(jì)中,時(shí)序約束的設(shè)置對(duì)于電路性能和可靠性都至關(guān)重要。
2023-06-26 標(biāo)簽:收發(fā)器FPGA設(shè)計(jì)時(shí)序約束 2237 0
觸發(fā)器實(shí)現(xiàn)邊沿出發(fā)是如何實(shí)現(xiàn)的?
簡(jiǎn)單的說(shuō)觸發(fā)器實(shí)現(xiàn)邊沿出發(fā)是通過(guò)兩級(jí)鎖存器實(shí)現(xiàn)的,比如上升沿觸發(fā)其實(shí)是,前一級(jí)是低電平鎖存,后一級(jí)是高電平鎖存。
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