相關(guān)的另一個(gè)重要的應(yīng)用就是估算信號(hào)的延時(shí)，這個(gè)延時(shí)可以是模擬電路通道上的延時(shí)，比如測(cè)量發(fā)射機(jī)射頻鏈路延時(shí)有多大。也可以是在無線空間傳輸?shù)?b class="flag-6" style="color: red">延時(shí)，比如無線電監(jiān)測(cè)領(lǐng)域的輻射源定位，衛(wèi)星導(dǎo)航信號(hào)的延時(shí)估算等等。
2014-01-10 14:28:19
2870 ?一個(gè)卷積操作占用的內(nèi)存 2. PipeCNN可實(shí)現(xiàn)性 ??? PipeCNN論文解析：用OpenCL實(shí)現(xiàn)FPGA上的大型卷積網(wǎng)絡(luò)加速 ? ? 2.1?已實(shí)現(xiàn)的PipeCNN資源消耗 3. 實(shí)現(xiàn)大型神經(jīng)網(wǎng)絡(luò)
2022-07-10 09:24:451672 “全局時(shí)鐘和第二全局時(shí)鐘資源”是FPGA同步設(shè)計(jì)的一個(gè)重要概念。合理利用該資源可以改善設(shè)計(jì)的綜合和實(shí)現(xiàn)效果；如果使用不當(dāng)，不但會(huì)影響設(shè)計(jì)的工作頻率和穩(wěn)定性等，甚至?xí)?dǎo)致設(shè)計(jì)的綜合、實(shí)現(xiàn)過程出錯(cuò)
2023-07-24 11:07:04655 
大規(guī)模的整數(shù)加法在數(shù)字信號(hào)處理和圖像視頻處理領(lǐng)域應(yīng)用很多，其對(duì)資源消耗很多，如何能依據(jù)FPGA物理結(jié)構(gòu)特點(diǎn)來有效降低加法樹的資源和改善其時(shí)序特征是非常有意義的。
2023-11-08 09:06:32636 
1.面積與速度的平衡與互換這里的面積指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于?FPGA 可以用消耗的 FF（觸發(fā)器）和 LUT（查找表）來衡量，更一般的衡量方式可以用設(shè)計(jì)所占的等價(jià)
2020-09-23 09:44:15
的面積。（FPGA/CPLD 中不同，主要是因?yàn)閱卧獕K的計(jì)算方式） 如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)的一般方法是插入一個(gè) Buffer、兩級(jí)與非門等，這種延時(shí)調(diào)整手段是不適用同步時(shí)序設(shè)計(jì)思想
2020-09-01 11:04:22
設(shè)計(jì)中充分利用資源 ，因?yàn)?大部分 FPGA 器件都為時(shí)鐘、復(fù)位、預(yù)置等信號(hào)提供特殊的全局布線資源，要充分利用這些資源。
6、在設(shè)計(jì)中 不論是控制信號(hào)還是地址總線信號(hào)、數(shù)據(jù)總線信號(hào)，都要采用另外的寄存器
2024-02-21 16:26:56
（ Lut Levels ）。因此，電路中用于實(shí)現(xiàn)組合邏輯的延時(shí)就是所有Tlut 的總和。在這里取Lut Levels = 4 。故Tlogic = 4 * Tlut 。 圖（ 2 ） FPGA
2018-08-21 09:46:15
FPGA中組合邏輯門占用資源過多怎么降低呢？有什么方法嗎？
2023-04-23 14:31:17
引入到FPGA，或者將信號(hào)從FPGA傳送到外部。
互連資源 (Interconnect Resources)：互連資源是一種復(fù)雜的開關(guān)網(wǎng)絡(luò)，它允許在FPGA中的不同邏輯塊之間建立連接。用戶可以通過編程來
2024-01-26 10:03:55
關(guān)于一個(gè)FPGA延時(shí)電路的設(shè)計(jì)，最大延時(shí)時(shí)間為被延遲信號(hào)的高電平時(shí)間
2016-11-10 19:29:43
）是兩種不同的硬件實(shí)現(xiàn)方式。
FPGA是一種可編程邏輯器件，其內(nèi)部資源可以根據(jù)需要進(jìn)行配置和重新配置。這些資源包括但不限于：
邏輯單元（Logic Cells）：這些是FPGA的核心計(jì)算資源，可以實(shí)現(xiàn)各種
2024-02-22 09:52:22
各位大神，小弟最近在做一個(gè)項(xiàng)目，由于之前選用的FPGA資源不夠，現(xiàn)在需要將程序的資源占用率降下來。經(jīng)過我的冥思苦想，也找不到好的方法，不知道各位大神平時(shí)工作中降低資源利用率的方法有哪些？求助啊！！！！
2015-04-04 00:32:57
數(shù)據(jù)的分析來診斷故障。因此，用于FPGA測(cè)試的儀器或系統(tǒng)的關(guān)鍵技術(shù)在于：如何加快單次配置的時(shí)間，以節(jié)省測(cè)試過程中的配置時(shí)間開銷；如何實(shí)現(xiàn)自動(dòng)重復(fù)配置和測(cè)試，將FPGA較快速度的在線配置和快速測(cè)試結(jié)合起來
2020-05-14 07:00:00
邏輯復(fù)制與資源共享本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 邏輯復(fù)制是一種通過增加面積來改善時(shí)序條件
2015-07-05 19:54:33
，實(shí)現(xiàn)性能的提升。電路實(shí)現(xiàn)的速度和消耗的面積是貫穿在FPGA開發(fā)過程中兩個(gè) 矛盾的問題，綜合約束是其中一種小范圍內(nèi)實(shí)現(xiàn)速度和面見平衡點(diǎn)移動(dòng)的方式。FPGA開發(fā)—位置約束沒錯(cuò)，你又想對(duì)了，位置約束和我
2017-11-22 09:34:02
1. 面積與速度的平衡與互換這里的面積指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于 FPGA 可以用消耗的 FF（觸發(fā)器）和 LUT（查找表）來衡量，更一般的衡量方式可以用設(shè)計(jì)所
2020-09-25 11:45:18
請(qǐng)問FPGA的資源使用如何評(píng)估？
2024-02-22 09:55:53
FPGA設(shè)計(jì)中電源管理過去，FPGA 設(shè)計(jì)者主要關(guān)心時(shí)序和面積使用率問題。但隨著FPGA 不斷取代ASSP 和ASIC器件計(jì)者們現(xiàn)正期望能夠開發(fā)低功耗設(shè)計(jì)，在設(shè)計(jì)流程早期就能對(duì)功耗進(jìn)行正確估算，以及
2012-08-11 16:17:08
信號(hào)需在電源穩(wěn)定后經(jīng)過一定的延時(shí)才能撤銷，FPGA的復(fù)位信號(hào)需保證正確、穩(wěn)定、可靠。在FPGA的設(shè)計(jì)中，多數(shù)情況下復(fù)位電路的功能雖能夠正常完成，但電路并未得到精確合理的設(shè)計(jì)，仍存在可靠性設(shè)計(jì)缺陷。為
2021-06-30 07:00:00
D觸發(fā)器，而一個(gè)門即可實(shí)現(xiàn)一個(gè)2輸入與非門，所以一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)
2021-07-04 14:16:15
一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)的一般方法是插入一個(gè)Buffer、兩級(jí)與非門等，這種
2021-07-13 15:36:00
觸發(fā)器，而一個(gè)門即可實(shí)現(xiàn)一個(gè)2輸入與非門，所以一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)的一般
2021-07-25 11:09:06
觸發(fā)器，而一個(gè)門即可實(shí)現(xiàn)一個(gè)2輸入與非門，所以一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)的一般
2021-07-26 14:47:48
觸發(fā)器，而一個(gè)門即可實(shí)現(xiàn)一個(gè)2輸入與非門，所以一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)的一般
2021-11-22 10:04:03
D觸發(fā)器，而一個(gè)門即可實(shí)現(xiàn)一個(gè)2輸入與非門，所以一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)
2021-07-09 14:24:42
觸發(fā)器，而一個(gè)門即可實(shí)現(xiàn)一個(gè)2輸入與非門，所以一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)的一般
2021-07-09 14:34:18
觸發(fā)器，而一個(gè)門即可實(shí)現(xiàn)一個(gè)2輸入與非門，所以一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)的一般
2021-08-10 14:51:33
觸發(fā)器，而一個(gè)門即可實(shí)現(xiàn)一個(gè)2輸入與非門，所以一般來說，同步時(shí)序電路比異步電路占用更大的面積。（FPGA/CPLD中不同，主要是因?yàn)閱卧獕K的計(jì)算方式）如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？異步電路產(chǎn)生延時(shí)的一般
2020-08-02 10:45:07
本帖最后由 eehome 于 2013-1-5 10:03 編輯
fpga實(shí)現(xiàn)濾波器在利用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理方面，分布式算法發(fā)揮著關(guān)鍵作用，與傳統(tǒng)的乘加結(jié)構(gòu)相比，具有并行處理的高效性特點(diǎn)
2012-08-11 18:27:41
fpga實(shí)現(xiàn)濾波器fpga實(shí)現(xiàn)濾波器在利用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理方面，分布式算法發(fā)揮著關(guān)鍵作用，與傳統(tǒng)的乘加結(jié)構(gòu)相比，具有并行處理的高效性特點(diǎn)。本文研究了一種16階FIR濾波器的FPGA設(shè)計(jì)方法
2012-08-12 11:50:16
小白求問下，如圖這種的計(jì)數(shù)延時(shí)，里面的計(jì)數(shù)器，D觸發(fā)器，門在編寫時(shí)有相應(yīng)的模塊么？還是只能用語言寫
補(bǔ)充內(nèi)容 (2017-1-7 16:40):
左上角也是clk，signal是脈沖信號(hào)，D模塊
2017-01-05 16:25:18
本帖最后由 upmcu 于 2012-7-28 15:07 編輯
截圖：FPGA控制實(shí)現(xiàn)圖像系統(tǒng)視頻圖像采集.pdfFPGA在多制式視頻轉(zhuǎn)換系統(tǒng)中的應(yīng)用.pdfFPGA在圖象處理中
2012-07-28 14:28:52
幫助找到延時(shí)最長(zhǎng)的關(guān)鍵路徑，以便設(shè)計(jì)者改進(jìn)設(shè)計(jì)。對(duì)于結(jié)構(gòu)固定的設(shè)計(jì)，關(guān)鍵路徑法是進(jìn)行速度優(yōu)化的首選方法，可與其他方法配合使用。 在FPGA設(shè)計(jì)中，面積優(yōu)化實(shí)質(zhì)上就是資源利用優(yōu)化，面積優(yōu)化有多種實(shí)現(xiàn)方法
2008-06-26 16:16:11
本帖最后由 eaglewgliu2 于 2014-2-10 09:20 編輯1.項(xiàng)目背景使用FPGA實(shí)現(xiàn)一個(gè)14X14的信號(hào)切換矩陣，有輸入14組、輸出14組共28組信號(hào)，每組信號(hào)為一組BT1120
2014-02-10 16:08:02
ucos中利用OSMboxPendant()/OSMboxPost()是不是比 OSSemPend()/OSSemPost()消耗更多的系統(tǒng)資源？
2019-04-23 06:11:03
項(xiàng)目名稱：FPGA PCIe信號(hào)拆分應(yīng)用領(lǐng)域：計(jì)算機(jī)參賽計(jì)劃：利用FPGA的并行資源，實(shí)現(xiàn)在不使用plx硬核芯片的情況下對(duì)PCIe信號(hào)的拆分。具體有效帶寬視開發(fā)板資源而定。使用FPGA相較于使用硬核
2021-05-12 18:05:46
，此時(shí)只受限于芯片內(nèi)塊RAM 的數(shù)量，而不再受上面兩條原則約束。5． 豐富的布線資源布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。FPGA 芯片內(nèi)部
2012-03-08 11:03:49
把握DCM、PLL、PMCD和MMCM知識(shí)是穩(wěn)健可靠的時(shí)鐘設(shè)計(jì)策略的基礎(chǔ)。賽靈思在其FPGA中提供了豐富的時(shí)鐘資源，大多數(shù)設(shè)計(jì)人員在他們的FPGA設(shè)計(jì)中或多或少都會(huì)用到。不過對(duì)FPGA設(shè)計(jì)新手來說
2020-04-25 07:00:00
的CPU資源，導(dǎo)致程序的響應(yīng)速度慢，很多信號(hào)來不及處理，導(dǎo)致控制異常。各位有經(jīng)驗(yàn)的把你們的經(jīng)驗(yàn)分享下，大家也可以討論一下，在實(shí)際項(xiàng)目中，你們是如何處理這樣的問題呢？有什么技巧嗎？另加說明：在一個(gè)程序中，有的程序可以放在中斷中執(zhí)行，可是比如矩陣鍵盤怎么辦？矩陣鍵盤的去抖延時(shí)如何實(shí)現(xiàn)？
2016-12-12 16:14:12
的面積。（FPGA/CPLD 中不同，主要是因?yàn)閱卧獕K的計(jì)算方式） 如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？ 異步電路產(chǎn)生延時(shí)的一般方法是插入一個(gè) Buffer，兩級(jí)與非門等。這種延時(shí)調(diào)整手段是不適用同步時(shí)序
2020-01-01 08:00:00
器件中的重要?jiǎng)?chuàng)新之一，2D NoC?為 FPGA 設(shè)計(jì)提供了幾項(xiàng)重要優(yōu)勢(shì)，包括：· 提高設(shè)計(jì)的性能，讓 FPGA 內(nèi)部的數(shù)據(jù)傳輸不再成為瓶頸。· 節(jié)省 FPGA 可編程邏輯資源，簡(jiǎn)化邏輯設(shè)計(jì)，由
2020-09-07 15:25:33
轉(zhuǎn)換器選用TI公司的ADS5500，具有14 b的分辨率和125 MSPS的最高采樣率，用來對(duì)輸入LFM信號(hào)進(jìn)行60 MHz的高速采樣。 數(shù)字脈沖壓縮模塊在FPGA中實(shí)現(xiàn)，FPGA選用Xilinx
2018-11-09 15:53:22
，通過PC機(jī)的串口發(fā)新數(shù)據(jù)，P89C51RD2中斷收到新數(shù)據(jù)后，將數(shù)據(jù)分成兩路處理：一路進(jìn)入到單片機(jī)的數(shù)據(jù)存儲(chǔ)區(qū)，待下次上電讀取使用;另一路則轉(zhuǎn)發(fā)至由FPGA控制的延時(shí)控制，實(shí)現(xiàn)信號(hào)的延遲時(shí)間調(diào)整
2019-09-25 07:27:21
濾波器和變系數(shù)FIR濾波器。常系數(shù)FIR濾波器的系數(shù)固定不變，可根據(jù)其特點(diǎn)采用分布式算法進(jìn)行設(shè)計(jì)，故實(shí)現(xiàn)起來速度快，消耗的資源少。變系數(shù)FIR濾波器的系數(shù)是不斷變化的。當(dāng)前含有變系數(shù)FIR濾波環(huán)節(jié)的芯片
2019-07-30 07:22:48
的布線資源，對(duì)于資源占用很高的設(shè)計(jì)有效地降低布局布線擁塞的風(fēng)險(xiǎn)。實(shí)現(xiàn)真正的模塊化設(shè)計(jì)，減小FPGA設(shè)計(jì)人員調(diào)試的工作量。本文用了一個(gè)具體的FPGA設(shè)計(jì)案例，來體現(xiàn)上面提到的NoC在FPGA設(shè)計(jì)中的幾項(xiàng)
2020-10-20 09:54:00
FFT算法的實(shí)現(xiàn)為了提高FFT工作頻率和節(jié)省FPGA資源，采用3級(jí)流水線結(jié)構(gòu)實(shí)現(xiàn)64點(diǎn)的FFT運(yùn)算。流水線處理器的結(jié)構(gòu)如圖2所示。每級(jí)均由延時(shí)單元、轉(zhuǎn)接器（SW）、蝶形運(yùn)算和旋轉(zhuǎn)因子乘法4個(gè)模塊組成
2019-06-17 09:01:35
把握DCM、PLL、PMCD和MMCM知識(shí)是穩(wěn)健可靠的時(shí)鐘設(shè)計(jì)策略的基礎(chǔ)。賽靈思在其FPGA中提供了豐富的時(shí)鐘資源，大多數(shù)設(shè)計(jì)人員在他們的FPGA設(shè)計(jì)中或多或少都會(huì)用到。不過對(duì)FPGA設(shè)計(jì)新手來說，什么時(shí)候用DCM、PLL、PMCD和MMCM四大類型中的哪一種，讓他們頗為困惑。
2019-09-18 08:26:21
消耗的資源是否會(huì)很大？有沒有更好的方法？另外假定設(shè)置讀取超時(shí)為10s，那么這10s時(shí)間內(nèi)程序一直處于讀取串口狀態(tài)嗎？
2018-04-25 15:14:53
了使用。 Total combinaTIonal funcTIons 21612/24624（88%）： 該芯片的24624個(gè)LE資源中，88%用于實(shí)現(xiàn)組合邏輯。 Dedicated logic
2019-06-17 09:03:28
的總線,走lvcmos電平.后來朋友告述我說使用這種信號(hào)不要超過50M,否則延時(shí)很難控制.高速總線信號(hào)應(yīng)該選用帶serdes(就是lvds電平+串并轉(zhuǎn)換)的fpga,否則布線和內(nèi)部延時(shí)都很難控制.好彩
2012-11-02 17:47:47
運(yùn)算作為數(shù)字信號(hào)處理中最常見的運(yùn)算之一，各大EDA軟件都帶有免費(fèi)的浮點(diǎn)運(yùn)算IP核。通過對(duì)IP核的生成和例化來實(shí)現(xiàn)浮點(diǎn)運(yùn)算，把FPGA設(shè)計(jì)者從繁重的代碼編寫中解脫了出來，同時(shí)可以對(duì)IP核進(jìn)行功能剪裁
2019-08-29 06:50:37
在設(shè)計(jì)中, 往往需要對(duì)某個(gè)信號(hào)做一定（任意長(zhǎng)）的延時(shí), 有沒有好的方法來實(shí)現(xiàn)？而不是采用類似移位寄存器的方法來延時(shí).
2019-09-19 04:23:21
哪位高手用Verilog HDL語言能實(shí)現(xiàn)2FSK、QPSK 、QAM信號(hào)的產(chǎn)生？ 然后下載到FPGA中能實(shí)現(xiàn)？能分享一下源代碼？剛?cè)胧诌€有好多不懂的地方，請(qǐng)多指教！！謝謝你們的幫助！ 方便的話可以把打碼發(fā)到我的QQ：2285341033郵箱里！不勝感激！！！
2015-06-29 22:03:28
現(xiàn)在要做FPGA控制ADS8344E這個(gè)芯片，實(shí)現(xiàn)A/D轉(zhuǎn)換。可是看完時(shí)序圖之后不知道該怎么下手，特別是需要延時(shí)的地方，應(yīng)該用狀態(tài)機(jī)實(shí)現(xiàn)延時(shí)還是其他方法？請(qǐng)各位前輩不吝賜教。
2016-11-23 22:23:29
今天和大俠簡(jiǎn)單聊一聊FPGA設(shè)計(jì)中不同設(shè)計(jì)方法硬件資源消耗對(duì)比，話不多說，上貨。
在這里，我們使用Verilog HDL 設(shè)計(jì)計(jì)數(shù)器，通過兩種不同的寫法，對(duì)比資源消耗。計(jì)數(shù)器實(shí)現(xiàn)的功能是計(jì)數(shù)記到24
2023-05-31 17:25:21
和變系數(shù)FIR濾波器。常系數(shù)FIR濾波器的系數(shù)固定不變，可根據(jù)其特點(diǎn)采用分布式算法進(jìn)行設(shè)計(jì)，故實(shí)現(xiàn)起來速度快，消耗的資源少。變系數(shù)FIR濾波器的系數(shù)是不斷變化的。當(dāng)前含有變系數(shù)FIR濾波環(huán)節(jié)的芯片普遍存在速度與處理級(jí)數(shù)的矛盾，有效解決此問題具有重要的現(xiàn)實(shí)意義。
2019-07-29 06:08:14
sigmadsp中希爾伯特模塊怎么實(shí)現(xiàn)調(diào)相位？相位可以換算成時(shí)間么？也就是，可以通過調(diào)相位使信號(hào)達(dá)到延時(shí)效果么？
如上圖，我在外部設(shè)置一個(gè)調(diào)節(jié)參數(shù)，1800000000，可以調(diào)節(jié)cos和sin
2023-11-28 07:41:39
本文介紹了自適應(yīng)濾波器的實(shí)現(xiàn)方法，給出了基于LMS 算法自適應(yīng)濾波器在FPGA 中的實(shí)現(xiàn)，簡(jiǎn)單介紹了這種實(shí)現(xiàn)方法的各個(gè)功能模塊，主要包括輸入信號(hào)的延時(shí)輸出模塊、控制模塊
2009-09-14 15:51:00
34 基于FPGA的DDS信號(hào)源設(shè)計(jì)與實(shí)現(xiàn)
利用DDS和 FPGA 技術(shù)設(shè)計(jì)一種信號(hào)發(fā)生器.介紹了該信號(hào)發(fā)生器的工作原理、 設(shè)計(jì)思路及實(shí)現(xiàn)方法.在 FPGA 器件上實(shí)現(xiàn)了基于 DDS技
2010-02-11 08:48:05223 高精度的乘除法和開方等數(shù)學(xué)運(yùn)算在FPGA實(shí)現(xiàn)中往往要消耗大量專用乘法器和邏輯資源。在資源敏感而計(jì)算時(shí)延要求較低的應(yīng)用中，以處理時(shí)間換取資源的串行運(yùn)算方法具有廣泛的應(yīng)
2010-07-28 18:05:1437 摘要： 提出了一種采用現(xiàn)場(chǎng)可編程門陣列（FPGA）實(shí)現(xiàn)基帶信號(hào)成形的FIR數(shù)字濾波器硬件電路的方案。該方案基于分布式算法的思想，利用FPGA豐富的查找表資源，從
2009-06-20 14:07:441086 
為利用簡(jiǎn)單的線纜收發(fā)器，實(shí)現(xiàn)中等數(shù)據(jù)率的串行數(shù)據(jù)傳輸，提出了一種基于電荷泵式PLL的時(shí)鐘數(shù)據(jù)恢復(fù)的方法。鑒相器由FPGA實(shí)現(xiàn)，用固定延時(shí)單元構(gòu)成一條等間隔的延時(shí)鏈，將輸入信號(hào)經(jīng)過每級(jí)延時(shí)單元后的多個(gè)輸出用本地的VCO時(shí)鐘鎖存，輸入信號(hào)的沿變?cè)?b class="flag-6" style="color: red">延時(shí)鏈
2011-03-15 12:39:3490 本文提出基于FPGA的數(shù)字收發(fā)機(jī)信號(hào)處理研究與實(shí)現(xiàn)
2011-11-01 18:20:4250 本書共分8章，主要內(nèi)容包括典型fpga器件的介紹、vhdl硬件描述語言、fpga設(shè)計(jì)中常用軟件簡(jiǎn)介、用fpga實(shí)現(xiàn)數(shù)字信號(hào)處理的數(shù)據(jù)規(guī)劃、多種結(jié)構(gòu)類型的fir數(shù)字濾波器的fpga實(shí)現(xiàn)、不同結(jié)構(gòu)
2011-11-04 15:50:120 基于FPGA數(shù)字信號(hào)處理，本文主要探討了基于FPGA數(shù)字信號(hào)處理的實(shí)現(xiàn)
2015-10-30 10:39:3830 本書比較全面地闡述了fpga在數(shù)字信號(hào)處理中的應(yīng)用問題。本書共分8章，主要內(nèi)容包括典型fpga器件的介紹、vhdl硬件描述語言、fpga設(shè)計(jì)中常用軟件簡(jiǎn)介、用fpga實(shí)現(xiàn)數(shù)字信號(hào)處理的數(shù)據(jù)規(guī)劃、多種
2015-12-23 11:07:4644 數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)
2016-12-14 22:08:2532 一種低硬件資源消耗快速SVPWM算法_齊昕
2017-01-07 17:16:230 如何正確使用FPGA的時(shí)鐘資源
2017-01-18 20:39:1322 在嵌入式系統(tǒng)中，延時(shí)是經(jīng)常需要使用的一種手段，延時(shí)的方法可以通過使用類似于NOP的指令來實(shí)現(xiàn)，但是如果延時(shí)的時(shí)間比較 長(zhǎng)，如果使用太多的NOP指令則會(huì)消耗過多的儲(chǔ)存空間，最好的方法是使用子程序
2017-10-18 16:32:170 在雷達(dá)、通信電子設(shè)備的設(shè)計(jì)中經(jīng)常需要對(duì)電信號(hào)進(jìn)行長(zhǎng)延時(shí)，電延遲線由于材料尺寸限制很難實(shí)現(xiàn)長(zhǎng)延時(shí)，雖然，近年來聲表面波延遲線由于結(jié)構(gòu)簡(jiǎn)單、體積小的特點(diǎn)在雷達(dá)、通信等電子系統(tǒng)中能夠取代電纜延遲線，但是
2017-11-04 10:16:245 ，主FPGA實(shí)現(xiàn)捕獲控制和快速解跳解擴(kuò)，其余N片FPGA實(shí)現(xiàn)碼片以下時(shí)間差的精細(xì)搜索和相干累積。針對(duì)信號(hào)體制和捕獲性能需求，所有芯片均采用Xilinx公司的基于RAM的XQR4VFX系列。本設(shè)計(jì)解決了單片宇航級(jí)FPGA資源受限條件下復(fù)雜捕獲問題，具有FPGA配置文件數(shù)目少、成本低、功耗低的優(yōu)點(diǎn)。
2017-11-16 15:11:091348 
布線資源連通FPGA內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為4類不同的類別。第一類
2017-12-05 11:48:448 本文檔內(nèi)容介紹了基于fpga實(shí)現(xiàn)信號(hào)發(fā)生器，供參考
2018-04-20 15:23:3565 通過Storyboard 創(chuàng)建視圖對(duì)象時(shí)，其資源消耗會(huì)比直接通過代碼創(chuàng)建對(duì)象要大非常多，在性能敏感的界面里，storyboard不是一個(gè)好的技術(shù)選擇。
2018-05-16 17:48:584170 
基于P89C51RD2和FPGA的信號(hào)延時(shí)模塊主要用在傳輸時(shí)鐘信號(hào)、數(shù)字同步信號(hào)等對(duì)信號(hào)延遲有高要求的點(diǎn)對(duì)點(diǎn)傳輸系統(tǒng)中，它可對(duì)多路信號(hào)進(jìn)行單獨(dú)的適當(dāng)延時(shí)調(diào)整。造成信號(hào)的延遲原因有：不同的傳輸線路、信號(hào)處理時(shí)間不同以及器件速度存在差異等。
2019-04-22 08:19:002898 
資源。為簡(jiǎn)化設(shè)計(jì)，降低硬件資源開銷，可以在FPGA中利用IP核實(shí)現(xiàn)的嵌入式微處理器來對(duì)串口數(shù)據(jù)進(jìn)行處理。
2019-08-02 08:08:003816 在使用FPGA過程中，通常需要對(duì)資源做出評(píng)估，下面簡(jiǎn)單談?wù)勅绾卧u(píng)估FPGA的資源。
2019-02-15 15:09:053580 在使用 FPGA 過程中，通常需要對(duì)資源做出評(píng)估，下面簡(jiǎn)單談?wù)勅绾卧u(píng)估 FPGA 的資源。 FF 和 LUT 的數(shù)目：這個(gè)在寫出具體代碼之前，初學(xué)者通常沒法估算，但資深 FPGA 工程師會(huì)估算
2020-12-28 07:59:008 本文檔的主要內(nèi)容詳細(xì)介紹的是如何使用Xilinx的FPGA對(duì)高速PCB信號(hào)實(shí)現(xiàn)優(yōu)化設(shè)計(jì)。
2021-01-13 17:00:5925 通過FPGA（現(xiàn)場(chǎng)可編程門陣列）時(shí)序模型分析得出FPGA門延時(shí)的方案，綜合利用FPGA各種布局布線EDA工具，摸索出一套人工干預(yù)FPGA布局布線的方法，使FPGA門延時(shí)能夠有效地用于時(shí)序調(diào)整，調(diào)整精度可達(dá)到納秒級(jí)。該方法具有不增加任何額外器件，成本低、高效方便的特點(diǎn)。
2021-01-26 16:22:0013 （5，3）整數(shù)小波變換的算法，接著闡述了一種多級(jí)二維（5，3）整數(shù)小波變換的FPGA實(shí)現(xiàn)結(jié)構(gòu)，最后給出了硬件資源消耗、最大時(shí)鐘頻率和功能測(cè)試結(jié)果等FPGA實(shí)現(xiàn)結(jié)果。為了提高系統(tǒng)的處理速度，降低系統(tǒng)的資源消耗，本設(shè)計(jì)采用了參數(shù)可配置、共享
2021-02-01 11:53:339 也被設(shè)計(jì)成支持非常高頻率的信號(hào)。了解全局時(shí)鐘的信號(hào)路徑可以擴(kuò)展對(duì)各種全局時(shí)鐘資源的理解。全局時(shí)鐘資源和網(wǎng)絡(luò)由以下路徑和組件組成： 時(shí)鐘樹和網(wǎng)絡(luò)：GCLK 時(shí)鐘區(qū)域 全局時(shí)鐘緩沖器 1. 時(shí)鐘樹和網(wǎng)絡(luò)：GCLK 7系列FPGA時(shí)鐘樹設(shè)計(jì)用于低偏差和低功
2021-03-22 10:09:5811527 
數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn).第3版英文
2021-10-18 10:55:320 （06）FPGA資源評(píng)估1.1 目錄1）目錄2）FPGA簡(jiǎn)介3）Verilog HDL簡(jiǎn)介4）FPGA資源評(píng)估5）結(jié)語1.2 FPGA簡(jiǎn)介FPGA（Field Programmable Gate
2021-12-29 19:40:456 采用FPGA的CARRY4進(jìn)位單元，每個(gè)CARRY4的COUT連接到下一個(gè)CARRY4的CIN，這樣級(jí)聯(lián)起來，形成延時(shí)鏈;每個(gè)COUT做為抽頭輸出到觸發(fā)器，通過本地時(shí)鐘進(jìn)行數(shù)據(jù)采樣。假定每個(gè)延時(shí)
2022-02-16 16:21:325595 
關(guān)于 FPGA 的 IO資源分析共分為三個(gè)系列進(jìn)行具體闡述，分別為： IO資源：分析FPGA IO資源的電氣特性； IO邏輯資源：分析FPGA的輸入輸出數(shù)據(jù)寄存器、DDR工作方式、可編程輸入延時(shí)
2022-12-13 13:20:061099 FPGA的BRAM和LUT等資源都是有限的，在FPGA開發(fā)過程中，可能經(jīng)常遇到BRAM或者LUT資源不夠用的情況。
2023-08-30 16:12:04949 
X為一個(gè)32-bit的數(shù)，那么 X+32 和 X+1，哪個(gè)消耗的資源更多？還是一樣多？
2023-09-20 09:31:48393 
達(dá)到這個(gè)目標(biāo)。 1.使用電子開關(guān): 一種方法是使用電子開關(guān)來直接控制電路的通斷。當(dāng)開關(guān)關(guān)閉時(shí)，輸入信號(hào)可以直接通過電路，從而使得輸出信號(hào)無延時(shí)。這樣做的好處是簡(jiǎn)單易行，且能夠實(shí)現(xiàn)精確的無延時(shí)。 2.使用快速RC組件: 在RC延時(shí)電路中
2023-11-20 17:05:33402
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