完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>
標(biāo)簽 > clk
文章:114個(gè) 瀏覽:17184次 帖子:110個(gè)
異步復(fù)位寄存器的0時(shí)刻是如何進(jìn)行賦值的呢?
Verilog規(guī)范告訴我們:negedge 事件指的是如表43所示的跳變,發(fā)生negedge事件時(shí)才會(huì)執(zhí)行操作。那么0時(shí)刻,是如何執(zhí)行操作的呢?
數(shù)字前中后端都不得不熟練的clock switch設(shè)計(jì)
插入下降沿觸發(fā)的D觸發(fā)器,當(dāng)前已打開的時(shí)鐘路徑上的時(shí)鐘會(huì)在其下降沿之后先關(guān)閉,然后待打開時(shí)鐘路徑上的時(shí)鐘在其下降沿之后即打開。如下所示:從下圖第二個(gè)箭頭...
在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢?
SystemVerilog 接口的開發(fā)旨在讓設(shè)計(jì)中層級(jí)之間的連接變得更加輕松容易。 您可以把這類接口看作是多個(gè)模塊共有的引腳集合。
2024-03-04 標(biāo)簽:RTL時(shí)鐘信號(hào)CLK 994 0
Verilog 提供了 2 大類時(shí)序控制方法:時(shí)延控制和事件控制。事件控制主要分為邊沿觸發(fā)事件控制與電平敏感事件控制。
2023-06-02 標(biāo)簽:Verilog觸發(fā)器時(shí)序控制器 990 0
總結(jié)一下在時(shí)序分析中的基本概念及基本術(shù)語
下圖是一個(gè)經(jīng)典時(shí)序分析模型,無論寄存器A與寄存器B是否在同一個(gè)芯片中,下列概念均適用。
2023-07-03 標(biāo)簽:FPGA設(shè)計(jì)寄存器時(shí)序分析 984 0
如何最大程度地降低地彈噪聲對(duì)單板信號(hào)完整性影響?
本文結(jié)合某單板(下文中統(tǒng)一稱M單板)FPGA調(diào)試過程中發(fā)現(xiàn)地彈噪聲造成某重要時(shí)鐘信號(hào)劣化從而導(dǎo)致單板業(yè)務(wù)丟包的故障,來談下如何最大程度地降低地彈噪聲對(duì)單...
2023-06-26 標(biāo)簽:示波器信號(hào)完整性SSRAM 949 0
控制信號(hào)從慢時(shí)鐘域到快時(shí)鐘域快遞時(shí)會(huì)存在什么問題呢?
控制交互信號(hào)用于作為控制指示信號(hào),比如當(dāng)某個(gè)電路模塊有數(shù)據(jù)輸入端口data,但是電路不可能每個(gè)時(shí)鐘周期都對(duì)端口輸入的數(shù)據(jù)做處理,那一般上一級(jí)電路會(huì)同時(shí)給...
2023-06-21 標(biāo)簽:RAM狀態(tài)機(jī)FIFO存儲(chǔ) 924 0
帶32位MCU和高精度ADC的SoC產(chǎn)品-SD93F系列開發(fā)指南(十)
SD93F115 有四種工作模式,NORMAL 正常工作模式,以及 3 種低功耗模式:WAIT、 DOZE、STOP,本例將一一講解WAIT、 DOZE...
IC設(shè)計(jì):ram的應(yīng)用-異步時(shí)鐘域位寬轉(zhuǎn)換
在進(jìn)行模塊設(shè)計(jì)時(shí),我們經(jīng)常需要進(jìn)行數(shù)據(jù)位寬的轉(zhuǎn)換,常見的兩種轉(zhuǎn)換場(chǎng)景有同步時(shí)鐘域位寬轉(zhuǎn)換和異步時(shí)鐘域位寬轉(zhuǎn)換。本文將介紹異步時(shí)鐘域位寬轉(zhuǎn)換
2023-11-23 標(biāo)簽:寄存器IC設(shè)計(jì)RAM 894 0
認(rèn)識(shí)一下只有driver的驗(yàn)證平臺(tái)
對(duì)于一個(gè)驗(yàn)證平臺(tái)而言,最重要的角色是激勵(lì)的產(chǎn)生,最開始,driver是集合了數(shù)據(jù)的產(chǎn)生、發(fā)送于一體這么一個(gè)重要的角色(后面到進(jìn)入真正UVM會(huì)將功能分離)。
單口RAM、同步FIFO、異步FIFO的設(shè)計(jì)
if((!empty && re)&&(!full && we))// 同時(shí)讀寫,計(jì)數(shù)不變;
有限狀態(tài)機(jī)分割設(shè)計(jì),其實(shí)質(zhì)就是一個(gè)狀態(tài)機(jī)分割成多個(gè)狀態(tài)機(jī)
2023-10-09 標(biāo)簽:有限狀態(tài)機(jī)狀態(tài)機(jī)fsm 659 0
經(jīng)過BUFGMUX的時(shí)鐘該如何約束呢?
時(shí)序場(chǎng)景如下圖所示,clk0和clk1兩個(gè)時(shí)鐘輸入,經(jīng)過BUFGMUX后,輸出到后面的邏輯,但同時(shí)clk0和clk1還分別驅(qū)動(dòng)了其他邏輯。
借助GPT4理解仿真中競(jìng)爭(zhēng)處理的方法
上周微信群里的一個(gè)小伙伴提到的一個(gè)關(guān)于仿真中不達(dá)預(yù)期的一個(gè)問題,其中牽涉到關(guān)于仿真中信號(hào)競(jìng)爭(zhēng)等問題。這個(gè)問題之前算是不求甚解。
介紹一個(gè)IC設(shè)計(jì)錯(cuò)誤案例:可讀debug寄存器錯(cuò)誤跨時(shí)鐘
本文將介紹一個(gè)跨時(shí)鐘錯(cuò)誤的案例如圖所示,phy_status作為一個(gè)多bit的phy_clk時(shí)鐘域的信號(hào),需要輸入csr模塊作為一個(gè)可讀狀態(tài)寄存器
2024-03-11 標(biāo)簽:寄存器IC設(shè)計(jì)PHY 574 0
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動(dòng)駕駛 | TI | 瑞薩電子 |
BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
無刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺 | 無人機(jī) | 三菱電機(jī) | ST |
伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
DuerOS | Brillo | Windows11 | HarmonyOS |