流水線是一種可用于增強FPGA VI吞吐量的技術(shù)。在流水線設(shè)計中，用戶可利用FPGA的并行處理功能提高順序代碼的有效性。如要實現(xiàn)流水線，必須將代碼拆分為不同的級并連線每級的輸入和輸出端至循環(huán)中的反饋節(jié)點或移位寄存器。

在下列程序框圖中，子VI A、B和C在單周期定時循環(huán)內(nèi)順序執(zhí)行。因此，單周期定時循環(huán)的時鐘速率必須設(shè)置為滿足上述3個運行子VI的運行時間的和值。

連線子VI的輸入和輸出至反饋節(jié)點時，如下列程序框圖所示。LabVIEW流水線處理子VI。當(dāng)前子VI在一個單周期內(nèi)并行執(zhí)行，且最大時鐘速率僅受具有最長組合路徑的子VI限制。通過執(zhí)行流水線設(shè)計，可增加單周期定時循環(huán)的時鐘速率并增強FPGA VI的吞吐量。

移位寄存器也可用于實現(xiàn)流水線，如下列程序框圖所示。

執(zhí)行流水線時，最后一級的輸出比輸入滯后，二者間的間隔為流水線的個數(shù)。且流水線填滿前，時鐘周期的輸出無效。流水線的級個數(shù)稱為流水線深度，時鐘周期中測量的流水線延時與其深度對應(yīng)。流水線深度為N時，第N個時鐘周期前的輸出無效，且每個有效時鐘周期的輸出比輸入端延遲N-1個時鐘周期。

在該范例中有3級（子VI A、B和C），因此增強型代碼的流水線深度為3。即直至第三個時鐘周期輸出才有效，且每個有效時鐘周期C的輸出總是與時鐘周期C – (N – 1)對應(yīng)。如下列程序框圖所示。

在該范例中，子VI A在時鐘周期1處理測量1。此時子VI B和C均在處理移位寄存器的默認值，生成無效的輸出。在時鐘周期2，子VI A處理測量2，子VI B處理來自子VI A在時鐘周期1的輸出值，子VI C處理無效的值并生成無效的輸出。在時鐘周期3，流水線填滿且子VI C的輸出結(jié)果首次有效。子VI A處理測量3，子VI B處理子VI A在時鐘周期2中的輸出。子VI C處理子VI B在時鐘周期2中的輸出并生成對應(yīng)測量1的輸出。流水線填滿后，所有后續(xù)的時鐘周期均生成有效的輸出，且延遲為常量2個時鐘周期。

注： 為避免流水線執(zhí)行初期產(chǎn)生的無效輸出引起未預(yù)期的結(jié)果，必須謹慎操作。例如，使用條件結(jié)構(gòu)確保控制算法僅在經(jīng)過N個時鐘周期后啟用執(zhí)行器。

使用流水線并在較快的時鐘域內(nèi)編譯單周期定時循環(huán)可增加吞吐量。例如，下列示意圖的上部給出了包含3個子VI的非流水線循環(huán)的定時執(zhí)行。每個子VI均需要12.5 ns的傳播延時。子VI A至子VI C的總傳播延時為37.5 ns，此延遲對于40 MHz編譯時鐘來說過長。示意圖的中部給出了流水線處理代碼將傳播延時減少至12.5 ns，從而循環(huán)可在40 MHz進行編譯。由于流水線循環(huán)的傳播延時僅為12.5 ns，循環(huán)可在高達80 MHz的時鐘速率下編譯。如示意圖底部所示。

注： 在時鐘周期內(nèi)測量時，流水線設(shè)計的延時高于非流水線設(shè)計。但由于流水線能夠降低單個時鐘周期的時間，因此總的時間延時不會發(fā)生顯著變化。