引言

　　隨著新一代無(wú)線移動(dòng)通信時(shí)代的到來(lái)，通信系統(tǒng)中數(shù)字中頻接收機(jī)對(duì)ADC的速度和精度的要求越來(lái)越高，而兼顧了速度和精度的流水線ADC是適應(yīng)這種要求的較好選擇。

　　在大規(guī)模模擬電路的設(shè)計(jì)中，由于電路規(guī)模比較大，提取寄生參數(shù)時(shí)如果提取寄生電阻，那電路節(jié)點(diǎn)數(shù)急劇增加，后仿真速度將會(huì)很慢甚至無(wú)法收斂，所以在提取寄生參數(shù)時(shí)一般只提取寄生電容，這樣電路節(jié)點(diǎn)數(shù)不會(huì)增加，仿真時(shí)間也不會(huì)太長(zhǎng)。但采用這種方式時(shí)仿真將忽略寄生電阻的影響，這與實(shí)際情況是有差別的，在版圖設(shè)計(jì)時(shí)需酌情考慮，尤其當(dāng)版圖走線中有靜態(tài)電流流過(guò)的時(shí)候。

　　本文給出了兩次流片(tape out)的測(cè)試結(jié)果。著重分析了第一版芯片參考電壓模塊版圖設(shè)計(jì)時(shí)由于不合理的布線，導(dǎo)線上的寄生電阻對(duì)ADC參考電壓、靜態(tài)特性和動(dòng)態(tài)特性的影響，并用MATLAB搭建流水線ADC的行為級(jí)模型來(lái)模擬驗(yàn)證寄生電阻對(duì)ADC性能的影響。此外，根據(jù)對(duì)第一版芯片測(cè)試結(jié)果的分析，第二版芯片對(duì)參考電壓產(chǎn)生電路的版圖進(jìn)行了修正然后重新流片，測(cè)試結(jié)果表明，對(duì)寄生電阻的分析是合理的，對(duì)應(yīng)的修正措施也是行之有效的。

　　系統(tǒng)結(jié)構(gòu)和關(guān)鍵電路模塊設(shè)計(jì)

　　本流水線ADC的系統(tǒng)結(jié)構(gòu)如圖1所示，主要由時(shí)鐘電路、參考電路和ADC核心電路三部分組成。ADC核心電路用采樣保持放大器(SHA)采集模擬輸入信號(hào)，接著第1級(jí)采用3.5位/級(jí)的結(jié)構(gòu)，后面7級(jí)采用1.5位/級(jí)的結(jié)構(gòu)，最后1級(jí)為2位的ash ADC。

　　采樣保持放大器

　　如果不使用采樣保持放大器，ADC的輸入帶寬將受限于孔徑誤差(aperture error)[1]，所以本設(shè)計(jì)在級(jí)電路之前放置了一個(gè)SHA。從噪聲和功耗兩方面考慮，SHA采用電荷翻轉(zhuǎn)式(flip-around)結(jié)構(gòu)而不是電荷重分配式結(jié)構(gòu)(charge-redistribution)。

　　級(jí)分辨率的優(yōu)化

　　當(dāng)?shù)谝患?jí)電路從采樣相進(jìn)入到建立相的一瞬間，運(yùn)放輸入端會(huì)產(chǎn)生一個(gè)階躍電壓Vx，文獻(xiàn)[2]指出第一級(jí)電路分辨率越高這個(gè)階躍電壓Vx越小，意味著建立時(shí)間越短，并且對(duì)運(yùn)放壓擺率的要求越低。第一級(jí)電路分辨的提高可以降低對(duì)電容匹配的要求[3]，從而可以不用校準(zhǔn)電容失配而實(shí)現(xiàn)12位的ADC。此外，相比1.5比特/級(jí)的結(jié)構(gòu)，3.5比特/級(jí)的結(jié)構(gòu)在功耗和面積上都更有優(yōu)勢(shì)。

　　級(jí)縮減技術(shù)

　　由于系統(tǒng)對(duì)每一級(jí)建立精度的要求逐級(jí)降低，所以運(yùn)放的速度和增益也可以逐級(jí)降低，從而運(yùn)放的功耗和面積也逐級(jí)降低，這就降低了ADC的總功耗和總面積。此外，電容在MDAC工作過(guò)程中動(dòng)態(tài)得充放電造成一部分動(dòng)態(tài)功耗，所以也可以在滿足KTC噪聲要求的前提下逐級(jí)縮減電容值來(lái)降低功耗。在減少電容的同時(shí)，其實(shí)也減小了運(yùn)放的負(fù)載，從而進(jìn)一步減小運(yùn)放功耗。

　　運(yùn)算放大器

　　高精度ADC對(duì)運(yùn)放的增益要求很高，對(duì)于12位ADC的SHA來(lái)說(shuō)，要求由有限直流增益造成的誤差小于1/2 LSB，即：

　　其中，N是ADC的分辨率，Cp是運(yùn)放輸入端的寄生電容，Cs是采樣電容。假設(shè)Cp/Cs<<0，那A0至少要大于78dB，考慮到工藝偏差，設(shè)計(jì)時(shí)至少留6dB的裕量，也就是說(shuō)A0要大于84dB。在0.18mm CMOS工藝下，本征增益本來(lái)就比較小，要實(shí)現(xiàn)如此大的增益采用一般的結(jié)構(gòu)很難實(shí)現(xiàn)。我們選擇如圖2所示結(jié)構(gòu)，第一級(jí)為帶增益自舉技術(shù)的共源共柵結(jié)構(gòu)[4]，主要用來(lái)實(shí)現(xiàn)高增益。而第二級(jí)為簡(jiǎn)單的共源放大器，主要用來(lái)實(shí)現(xiàn)大輸出擺幅。

　　自舉開(kāi)關(guān)

　　在CMOS電路設(shè)計(jì)中，常用開(kāi)關(guān)有MOS管單管開(kāi)關(guān)、傳輸門開(kāi)關(guān)(CMOS互補(bǔ)開(kāi)關(guān))和柵壓自舉開(kāi)關(guān)[5]。由于單管開(kāi)關(guān)和傳輸門開(kāi)關(guān)在接通變化幅度較大的信號(hào)時(shí)會(huì)引入嚴(yán)重的非線性，而柵壓自舉開(kāi)關(guān)的線性度很好，所以采樣保持放大器、第一級(jí)電路和第二級(jí)電路中的采樣開(kāi)關(guān)均采用柵壓自舉開(kāi)關(guān)以提高ADC的線性度，而后面各級(jí)由于要求逐級(jí)降低采樣開(kāi)關(guān)用簡(jiǎn)單的CMOS互補(bǔ)開(kāi)關(guān)即可。第一版芯片測(cè)試結(jié)果及分析

　　在輸入信號(hào)頻率為2.41MHz，幅度接近2Vp-p時(shí)，采樣率從15.5MHz增加到100MHz，ADC的SNDR和SFDR分別大于57.9dB和68.9dB。另外測(cè)得該芯片的DNL為-1.0/+0.2LSB，INL為-5.0/+5.0LSB。

　　如圖3中(a)和(c)是在30MHz采樣率、2.41MHz輸入信號(hào)下測(cè)得的INL和FFT曲線。INL為-5.0/+5.0LSB，SFDR為68.9dB，SNDR為58.4dB。無(wú)論是動(dòng)態(tài)性能還是靜態(tài)性能，對(duì)于一個(gè)12bit的ADC來(lái)說(shuō)這個(gè)結(jié)果顯然不能令人滿意。通過(guò)觀察靜態(tài)特性曲線，可以發(fā)現(xiàn)曲線很有規(guī)律，每隔256個(gè)碼就會(huì)出現(xiàn)一個(gè)拐點(diǎn)，這是因?yàn)槊扛?56點(diǎn)就出現(xiàn)失碼現(xiàn)象，共有14處失碼，與ADC第一級(jí)3.5bit傳輸曲線的折線位置重合，故推斷可能是第一級(jí)電路出了問(wèn)題。

　　通過(guò)對(duì)版圖的仔細(xì)分析，發(fā)現(xiàn)版圖中存在一個(gè)嚴(yán)重的問(wèn)題。如圖4所示的參考電壓產(chǎn)生電路，Vrp和Vrn的緩沖電路(buer)采用的是開(kāi)漏結(jié)構(gòu)的兩級(jí)運(yùn)放，在Vrp和Vrn的緩沖器之間串聯(lián)了一組電阻用來(lái)產(chǎn)生第1級(jí)電路中3.5位flash ADC所需的14個(gè)比較電平。如果不考慮寄生電阻，節(jié)點(diǎn)1和2是重合的，第一級(jí)的參考電壓VRP’和其它各級(jí)的參考電壓VRP相等，VRN和VRN’也是如此。但是由于導(dǎo)線都會(huì)有電阻，所以實(shí)際情況是節(jié)點(diǎn)1和2之間，3和4之間有寄生電阻Rp，而Vrp和Vrn的驅(qū)動(dòng)電路均是開(kāi)漏結(jié)構(gòu)，在節(jié)點(diǎn)1到節(jié)點(diǎn)4之間存在靜態(tài)電流Idrop，這個(gè)電流流過(guò)Rp就造成了節(jié)點(diǎn)1和2之間的壓差：

　　節(jié)點(diǎn)3和4之間的情況與之一樣。經(jīng)過(guò)估算Rp的值大約為8.5Ω，而Idrop約為0.76mA，所以V為6.5mV。在畫版圖時(shí)，沒(méi)有考慮寄生電阻的影響，給第1級(jí)級(jí)電路DAC用的參考電壓直接就近從節(jié)點(diǎn)2和3引出，因此造成了第1級(jí)的參考電壓VRP’和VRN’與后面各級(jí)的參考電壓VRP和VRN存在V的差值，因此，第一級(jí)電路的參考電壓為：

　　后面各級(jí)電路的參考電壓為：

　　由于第1級(jí)電路的參考電壓比其它各級(jí)都小，ADC出現(xiàn)失碼現(xiàn)象。為了進(jìn)一步分析第1級(jí)參考電壓偏小會(huì)對(duì)ADC靜態(tài)特性和動(dòng)態(tài)特性產(chǎn)生多大的影響，我們用Matlab來(lái)行為級(jí)建模仿真，并與30MHz采樣率下的INL、SFDR和SNDR做對(duì)比。

　　建模主要基于如下兩個(gè)前提：

　　(1)第1級(jí)的參考電壓為：Vref’=0.987V

　　其它各級(jí)的參考電壓為：Vref=1V

　　(2)不考慮噪聲、失配、運(yùn)放有限增益和有限帶寬等非理想因素。

　　如圖3中的(b)和(d)所示為ADC行為級(jí)仿真結(jié)果。行為級(jí)仿真的INL為-4.2/+4.4 LSB，SFDR為65dB，SNDR為59.2dB。由圖可知仿真結(jié)果很好得再現(xiàn)了實(shí)際測(cè)試結(jié)果，第1級(jí)參考電壓偏小不僅加重了ADC的奇次諧波失真，也造成了很大的偶次失真。綜合來(lái)說(shuō)，第1級(jí)參考電壓的偏小會(huì)對(duì)ADC靜態(tài)特性和動(dòng)態(tài)特性造成很大的影響，通過(guò)模擬仿真較好地解釋了實(shí)測(cè)時(shí)ADC靜態(tài)特性和動(dòng)態(tài)特性很差的原因。

第二版芯片所做改進(jìn)及測(cè)試結(jié)果

　　第二版芯片對(duì)第一版芯片參考電壓電路的版圖進(jìn)行了修正，如圖5所示，本來(lái)第1級(jí)DAC的參考電壓是從節(jié)點(diǎn)2和3引入的，現(xiàn)在改成從第2級(jí)的參考電壓上接入，即從節(jié)點(diǎn)1和4上接入，這樣ADC各級(jí)電路DAC的參考電壓均相等。

　　如圖6所示，在15.5MHz輸入信號(hào)頻率和20MHz采樣率下測(cè)得DNL和INL分別為-0.22/+0.21LSB和-0.62/+0.46LSB.

　　圖7是在15.5MHz輸入，100MHz采樣率的情況下測(cè)得的32768點(diǎn)FFT頻譜圖，由圖可知，SFDR達(dá)到了79.8dBc，SNDR為65.1dB，有效位數(shù)ENOB為10.5bit。

　　圖8給出了SFDR和SNDR隨采樣率變化的值，在2.41MHz輸入信號(hào)時(shí)，SFDR在100MHz采樣率范圍內(nèi)均保持在86dBc以上，而ENOB均大于10.9bit;對(duì)于15.5MHz的輸入信號(hào)，SFDR保持在78dBc以上，而ENOB從50MHz采樣率時(shí)的10.8bit降到了100MHz采樣率時(shí)的10.5bit。

　　圖9是該芯片的顯微照片，表1列出了第二版芯片的關(guān)鍵指標(biāo)。對(duì)比版圖修正前后兩版芯片的測(cè)試結(jié)果，我們可以發(fā)現(xiàn)修正后ADC的INL從原來(lái)的-5.0/+4.8LSB降低為-0.62/+0.46LSB，在2.41MHz輸入，100MHz采樣率下SNDR和SFDR分別從原來(lái)的57.9dB和68.9dBc提高到67.5dB和87.2dBc。所以說(shuō)，本文對(duì)寄生電阻的分析是合理的，對(duì)應(yīng)的修正措施也是行之有效的。

　　結(jié)語(yǔ)

　　本文給出了兩次流片的測(cè)試結(jié)果，著重分析了第一版芯片性能不太理想的原因，指出問(wèn)題出在版圖設(shè)計(jì)中的寄生電阻效應(yīng)，并用MATLAB行為級(jí)建模驗(yàn)證了這種效應(yīng)對(duì)ADC性能的影響。根據(jù)分析結(jié)果，第二版芯片版圖相應(yīng)地作了修正并再次流片，測(cè)試結(jié)果表明本文對(duì)寄生電阻的分析是合理的，對(duì)應(yīng)的修正措施也是行之有效的。修正后ADC的INL從原來(lái)的-5.0/+4.8 LSB降低為-0.62/+0.46 LSB;在2.41MHz輸入，100MHz采樣率下SNDR和SFDR分別從原來(lái)的57.9dB和68.9dBc提高到67.5dB和87.2dBc。該ADC是在0.18mm CMOS工藝下加工的，總面積為3.51mm2，電源電壓為1.8V，功耗僅112mW。

STM32/STM8

意法半導(dǎo)體/ST/STM