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FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。

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Xilinx FPGA AXI4總線（二）用實例介紹5個讀寫通道

AXI4協議是一個點對點的主從接口協議，數據可以同時在主機（Master）和從機（Slave）之間**雙向** **傳輸** ，且數據傳輸大小可以不同。

2023-06-21 標簽：FPGA設計 FIFO存儲 BRAM 3558 0

Xilinx FPGA AXI4總線（一）介紹【AXI4】【AXI4-Lite】【AXI-Stream】

從 FPGA 應用角度看看 AMBA 總線中的 AXI4 總線。

2023-06-21 標簽：控制器 FPGA設計 DDR 2395 0

FPGA仿真必備—Matlab生成.mif/.txt/.coe文件

.mif 和 .coe 是 FPGA 設計中常用的存儲文件，用于 ROM、RAM 等存儲器數據的加載，常見的還用在 DDS 信號發生器和 FIR 濾波器...

2023-06-21 標簽：FPGA設計存儲器 DDS 5674 0

CDC跨時鐘域處理及相應的時序約束

CDC（Clock Domain Conversion）跨時鐘域分單bit和多bit傳輸

2023-06-21 標簽：FPGA設計 RAM CDC 1905 0

如何正確使用in_system_ibert呢？

對應的IP端口處也會出現相應的端口，例如上圖選擇了2個Quad，也就是8個通道的串行收發器，那么對應的drp接口就有8個。

2023-06-21 標簽：收發器 FPGA設計串行收發器 1202 0

講解幾點關于FIFO IP核使用時的注意事項

FIFO？還是FIFO IP核？這也需要寫總結嗎？太容易了吧。如果我是一個正在處于面試找工作中的年輕人，肯定關注的是如何手撕FIFO，這也是當時校招時候...

2023-06-21 標簽：FPGA設計寄存器 RAM 1625 0

Xilinx的高質量時鐘輸出ODDR原語

在SDR接口中，ODDR轉發時鐘（仍在時鐘樹內），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時鐘連接ODDR的C引腳，D1固定值1&apos...

2023-06-21 標簽：FPGA設計 SDR RTL 1788 0

ZC706評估板IBERT誤碼率測試和眼圖掃描

IBERT（Integrated Bit ErrorRatio Tester，集成誤比特率測試工具），是Xilinx提供用于調試FPGA高速串行接口比特...

2023-06-21 標簽：收發器 FPGA設計寄存器 4003 0

關于行為仿真的一點觀點

仿真是為了仿真，所以不要設置極限情況，例如在時鐘上升沿通過阻塞賦值給數據，應該避免這種情況；

2023-06-21 標簽：FPGA設計仿真器 Vivado 536 0

FPGA設計心得之Aurora IP核例子簡析與仿真

FLow Control 暫時選擇為None。（有必要后面專門研究，暫時最主要的還是弄懂用戶接口信號的用法！）

2023-06-21 標簽：FPGA設計移位寄存器狀態機 1814 0

你真的會Xilinx FPGA的復位嗎？

對于復位信號的處理，為了方便我們習慣上采用全局復位，博主在很長一段時間內都是將復位信號作為一個I/O口，通過撥碼開關硬件復位。

2023-06-21 標簽：FPGA設計觸發器狀態機 1270 0

不得不讀的Xilinx FPGA復位策略

盡量少使用復位，特別是少用全局復位，能不用復位就不用，一定要用復位的使用局部復位；

2023-06-21 標簽：FPGA設計微處理器觸發器 2686 0

乘法器的Verilog HDL實現方案

兩個N位二進制數x、y的乘積用簡單的方法計算就是利用移位操作來實現。

2023-06-21 標簽：FPGA設計 HDL 乘法器 1284 0

怎么通過搗鼓FPGA板把數碼管給點亮并顯示有效信息？

今天我們任務是通過小腳丫板載的兩個數碼管來顯示字符，所以首先我們要了解一下數碼管的基本工作原理，接下來再研究怎么通過搗鼓小腳丫把數碼管給點亮，并且顯示出...

2023-06-20 標簽：FPGA設計 led燈數碼管 1365 0

通過小腳丫FPGA核心開發板來進行門電路的設計

在數字電路中，門電路是最基本的構成單位，可以說，任何復雜的數字電路系統都可以通過我們耳熟能詳的與門，非門，或門，與非門，異或門等等組合實現。

2023-06-20 標簽：FPGA設計 led燈 MOS管 1319 0

簡易FM信號解調的FPGA實現過程講解

FM解調需要去掉載波得到基帶的信號，考慮到FM的特殊性，使用參考資料1中的小角度近似解調算法

2023-06-20 標簽：濾波器 FPGA設計正弦波 4692 0

介紹FPGA在線調試的一大利器—VIO

之前的文章介紹了FPGA在線調試的方法，包括選定抓取信號，防止信號被優化的方法等等。

2023-06-20 標簽：FPGA設計 DDS 觸發器 7328 0

FPGA純verilog編解碼SDI實現流程

一是使用專用編解碼芯片，比如典型的接收器GS2971，發送器GS2972，優點是簡單，比如GS2971接收器直接將SDI解碼為并行的YCRCB，GS29...

2023-06-19 標簽：FPGA設計 DDR3 接收器 2106 0

FPGA在線調試的方法簡單總結

Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠，不知道該從何講起，就說說FPGA的在線調試的一些簡單...

2023-06-19 標簽：FPGA設計 RTL AXI總線 2114 0

多片FPGA原型驗證的限制因素有哪些？

當SoC系統的規模很大的時候，單片FPGA驗證平臺已經無法容納這么多容量，我們將采取將SoC設計劃分為多個FPGA的映射。

2023-06-19 標簽：FPGA設計連接器 TDM 736 0

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