Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠，不知道該從何講起，就說說FPGA的在線調試的一些簡單的操作方法總結。

文章以Altera的Quartus II, Xilinx的Vivado工具為例，其他工具（如ISE的Chipscope）就暫不贅述了。

其實很多時候，為了圖方便，FPGA的Verilog設計完之后，會省掉仿真的過程，直接使用FPGA的在線調試工具來檢查電路邏輯是否有問題。包括我自己剛開始學習FPGA時，沒感覺到仿真相比在線調試的優勢，重點去學習在線調試了。但現在來看，這樣的操作很不規范，而且隨著項目的規模越來越大，這樣做的效率也會迅速下降。

但這種方法在某些驗證領域還是占有一席之地，而且小規模模塊驗證時，它也很有優勢。

而且相對于仿真來說，FPGA的板級調試結果會更加真實些。

Altera

在Quartus II找到下圖的工具

進入之后，找到這個界面

首先設置后右上角的SOF文件，然后順著SOF文件的下方，依次設置Clock（采樣時鐘），Sample depth（采樣深度）等參數。

Clock參數會影響信號的顯示值，可以理解為如果采樣時鐘沒有數據變化快，那么采到的數據中間會漏掉某些值，而且不論快慢，都可能造成采樣上的一些問題。所以這里推薦使用與驅動被采數據或者說相同時鐘域下的時鐘。注意，只是影響信號的抓取顯示值，不大會影響信號的真實值

Sample depth參數會影響信號抓取的深度，設置小了可能對調試不方便，比如抓取傳輸包的幀頭，抓到后想看看整個數據包的格式，但是深度太小沒有顯示出來；設置大了占用的面積會增大，可能會超出資源。

然后在左邊空白處雙擊，選擇信號

注意，Filter是選擇某個特定時期的信號，比如pre-synthesis，意思就是綜合前的信號，此時信號跟我們RTL代碼中的信號，名字保持一致，最方便查找，所以我經常使用這個類型的Filter。

然后點擊List，選擇想要抓取的信號，點擊ok，然后保存文件，重新走一遍綜合，布局布線，生成bit文件的路子。最后就可以在這個工具中下載響應的sof文件，然后開始在線抓取信號。

Xilinx

vivado中，在線調試的方法就很多了，使用mark_debug和ILA核的方式。

• mark_debug

可以在被抓取信號的定義語句開頭插入(* MARK_DEBUG="true" *)，使得工具自動識別需要抓取的信號。如下圖示例

 (* MARK_DEBUG="true" *)wire       [7:0]    read_data     ;

一路Next后，你可以看到這個

圖里的信號就是之前使用了Mark_debug標識的信號，如果有哪些信號不想抓取了，可以直接在這里刪去，如果你有信號忘記做標識了，也可以使用左側的Find Nets to Add方法。

使用通配符*加上信號的名字，可以搜索到對應的信號然后直接加入到信號列表。

注意，有些信號可能沒有自動指定合適的時鐘網絡，需要自己手動指定，然后才能Next

然后工具會自動根據前面的設置向相應的XDC文件寫入參數，如果打開了XDC文件，一定要看是否保存了最新的結果。我剛開始很多次在這里沒注意，導致XDC還在以舊版的內容運行，設置的內容沒有生效。

如果這個步驟中多個信號存在多個時鐘域，最終生成的調試文件下載進入板子后，會出現多個ILA調試界面。

• ILA IP核

可以在IP Catalog尋找ILA IP核， IP設置中，如下圖，可以選擇Monitor Type

如果選擇AXI，則在第二個設置界面，需要選擇AXI協議類型，AXI數據位寬，地址位寬等等參數。

關于AXI協議內容可以看看之前的內容回顧。

也可以選擇Native的Monitor類型，那么就可以設置Number of Probe，這個參數決定了被抓取信號的通道數，Sample Data Depth是抓取深度。

這樣在第二個設置選項里，可以設置每個數據通道的數據位寬等參數

最后，不管是哪種方法，都需要重新走一遍綜合，布局布線，生成bit文件的步驟，然后將調試文件和bit文件一起下載到FPGA芯片進行調試。