基于FPGA的深度學習CNN加速器設計方案

因為CNN的特有計算模式，通用處理器對于CNN實現效率并不高，不能滿足性能要求。 因此，近來已經提出了基于FPGA，GPU甚至ASIC設計的各種加速器來...

2023-06-14 標簽：處理器FPGA設計存儲器 2354 0

基于FPGA的Petri網的硬件實現

Petri網是異步并發現象建模的重要工具，Petri網的硬件實現將為并行控制器的設計提供一種有效的途徑.本文在通用的EDA軟件Max+PlusII中，研...

2019-01-01 標簽：FPGA設計Petri網 2343 0

verilog實現簡單分頻器的方案

偶數分頻最為簡單，很容易用模為N的計數器實現50%占空比的時鐘信號，即每次計數滿N（計到N-1）時輸出時鐘信號翻轉。

2023-06-28 標簽：FPGA設計分頻器計數器 2291 0

基于FPGA的EnDat接口編碼器數據采集設計

EnDat接口是HEIDENHAIN專為編碼器設計的數字式、全雙工同步串行的數據傳輸協議，具有傳輸速度快、功能強大、連線簡單、抗干擾能力強等優點，是編碼...

2019-01-01 標簽：FPGA設計 2274 0

在Vivado中如何寫入FPGA設計主時鐘約束？

在FPGA設計中，時序約束的設置對于電路性能和可靠性都至關重要。

2023-06-26 標簽：收發器FPGA設計時序約束 2269 0

聊一聊FPGA中的IP都是怎么區分的呢？

現今的FPGA設計規模越來越龐大，功能越來越復雜，因此FPGA設計的每個部分都從頭開始著手是不切實際的。

2023-05-22 標簽：FPGA設計寄存器EDA工具 2249 0

使用ISERDES接收高速串行數據

高速信號傳輸過程中，并行傳輸因為線路同步難，抗干擾性差等缺點逐漸被串行技術取代；通過提高傳輸速率的方法，串行傳輸也可以實現很高的傳輸速度。

2023-06-16 標簽：轉換器FPGA設計DDR 2240 0

設計Verilog時為什么要避免Latch的產生呢？

鎖存器（Latch），是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘（或者使能）信號的電平值。僅當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。

2023-06-02 標簽：FPGA設計寄存器Verilog 2238 0

采用FPGA設計科學級CCD相機時序發生器

科學級CCD相機一般由高速CCD感光芯片、視頻信號處理器、時序控制器、時序發生器、時序驅動器、外部光學成像系統等部分組成，本文分析了IL-E2型TDI-...

2017-11-24 標簽：fpgaccdFPGA設計 2238 0

FIR及IIR濾波器的FPGA設計實現方案

這種方法是通過將模擬濾波器頻率特性H(s)反拉氏變換為h(t)，再將h(t)等間隔抽樣成h(n)后，對h(n)取Z變換求得H(z)，即得到了數字濾波器的...

2023-06-15 標簽：FPGA設計數字濾波器FIR 2236 0

AXI實戰(一)-搭建簡單仿真環境

在驗證中有三個核心組件:Driver(驅動器/激勵)，Monitor（監測器），Checker（比較器）。在這里實際上我們只需要了解其中最核心的Driv...

2023-06-27 標簽：驅動器FPGA設計比較器 2221 0

如何利用Tcl在Vivado中實現定制化的FPGA設計流程？

FPGA 的設計流程簡單來講，就是從源代碼到比特流文件的實現過程。大體上跟 IC 設計流程類似，可以分為前端設計和后端設計。

2023-04-23 標簽：FPGA設計TCLCache 2213 0

如何實現一種基于FPGA全數字高碼率QPSK調制設計？

調制信號的符號速率達到500Mbps，根據奈奎斯特采樣定理，DA的采樣頻率采用2Gbps。

2023-09-22 標簽：濾波器FPGA設計調制解調器 2208 0

如何用FPGA并行高速運算實現實時的引導濾波算法？

首先，給出上篇中最后的matlab 引導濾波的代碼，如下所示。

2023-07-03 標簽：傳感器濾波器FPGA設計 2200 0

時鐘抖動會影響建立時間和保持時間違例嗎？

首先，我們需要理解什么是時鐘抖動。簡而言之，時鐘抖動（Jitter）反映的是時鐘源在時鐘邊沿的不確定性（Clock Uncertainty）。

2023-06-02 標簽：FPGA設計時鐘抖動STA 2152 0

為什么說Vivado是基于IP的設計？

Vivado是Xilinx公司2012年推出的新一代集成開發環境，它強調系統級的設計思想及以IP為核心的設計理念，突出IP核在數字系統設計中的作用。

2023-09-17 標簽：FPGA設計寄存器C語言 2149 0

Idelay對時序的補救

在高速信號采集的過程中，經常會因為電路設計或者其他原因，原本設計好對應的data_clk與data經過線路傳輸之后在接收端時序上不能很好的對應，這可能會...

2023-06-16 標簽：FPGA設計RTL串行通信 2147 0

FPGA在線調試的方法簡單總結

Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠，不知道該從何講起，就說說FPGA的在線調試的一些簡單...

2023-06-19 標簽：FPGA設計RTLAXI總線 2103 0