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當開發(fā)要在數字邏輯解決方案—例如現場可編程門陣列 (FPGA) 和專用集成電路 (ASIC) — 中實現的算法和 知識產權 (IP) 塊時，高層次綜合 (HLS) 具有顯著的優(yōu)勢。FPGA 供應商提供 HLS 工具，相比于傳統(tǒng)的硬件描 述語言 (HDL) 流程，使用這些工具可以提高靈活性和生產率。但是，采用 FPGA 供應商特定的工具可能會 限制設計在其生態(tài)系統(tǒng)之外的可移植性。為了重新獲得將設計定向到其他技術的靈活性，需要將設計從 供應商的 HLS 環(huán)境移植到支持任何 ASIC 或 FPGA 技術的 HLS 環(huán)境中。
本白皮書探討如何將 Xilinx? Vivado? HLS 環(huán)境中開發(fā)的現有 HLS 設計移植到 Mentor 的 Catapult? HLS 平臺中。
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