關(guān)于LRU(Least Recently Used)的邏輯實(shí)現(xiàn)
湊巧看到一個(gè)有關(guān)LRU(Least Recently Used)的邏輯實(shí)現(xiàn),其采用矩陣方式進(jìn)行實(shí)現(xiàn),....

VSCode中Markdown借助plantuml繪制流程圖
VSCode中Markdown里通過(guò)plantuml繪制流程圖,簡(jiǎn)直不要太方便。
如何根據(jù)自己設(shè)計(jì)中的寄存器配置總線定義來(lái)生成一套寄存器配置模版
無(wú)論是FPGA還是ASIC,系統(tǒng)設(shè)計(jì)中總會(huì)存在配置寄存器總線的使用,我們會(huì)將各種功能、調(diào)試寄存器掛載....

推薦幾個(gè)不錯(cuò)的Python庫(kù)
作為一個(gè)在數(shù)據(jù)中心搬磚的邏輯開(kāi)發(fā),日常不是僅僅簡(jiǎn)單的寫(xiě)寫(xiě)RTL就可以完事兒的。在數(shù)據(jù)中心,你可能連板....

在SpinalHDL里在頂層一鍵優(yōu)化Stream/Flow代碼生成
? ? 在SpinalHDL里在頂層一鍵優(yōu)化代碼中Stream/Flow代碼生成的payload,f....
借助GPT4理解仿真中競(jìng)爭(zhēng)處理的方法
上周微信群里的一個(gè)小伙伴提到的一個(gè)關(guān)于仿真中不達(dá)預(yù)期的一個(gè)問(wèn)題,其中牽涉到關(guān)于仿真中信號(hào)競(jìng)爭(zhēng)等問(wèn)題。....

SpinalHDL 1.9.4版本中的PackedBundle、PackedWordBundle的使用
? ? 聊一聊SpinalHDL 1.9.4版本中的PackedBundle、PackedWordB....

來(lái)看看Pipeline中的flush操作
在Stage中,對(duì)于Flush有提供這兩個(gè)函數(shù)。
一鍵獲取邏輯設(shè)計(jì)中的所有跨時(shí)鐘路徑
之前在玩FPGA時(shí),對(duì)于一個(gè)系統(tǒng)工程,當(dāng)邏輯電路設(shè)計(jì)完成之后,一般會(huì)先拿給Vivado/Quartu....
怎樣使用SpinalHDL Pipeline組件里的resulting及overloaded?
關(guān)于stageableToData,在之前的文章中已有介紹,今天來(lái)看下stageableOverlo....

看下Stage中關(guān)于terminal的作用
看完了前面的系列,對(duì)于Stageable、StageableKey是如何起作用的應(yīng)該有一定的了解。今....
SpinalHDL里pipeline的設(shè)計(jì)思路
如果你曾看過(guò)VexRSICV的設(shè)計(jì),對(duì)于從事邏輯設(shè)計(jì)的你會(huì)驚訝從未想過(guò)邏輯設(shè)計(jì)還能這么來(lái)做。
SpinalHDL Simulation性能提升測(cè)試
昨晚看SpinalHDL的Issues,其中有一個(gè)關(guān)于性能提升的case 吸引到了我,嘗試實(shí)驗(yàn)到深夜....

Verilog代碼封裝后門(mén)訪問(wèn)
關(guān)于仿真里的后門(mén)訪問(wèn),之前的文章《三分鐘教會(huì)你SpinalHDL仿真中的后門(mén)讀寫(xiě)》中有做過(guò)介紹,其針....

機(jī)器越多越新越好?實(shí)測(cè)Calibre任務(wù)性能曲線
版圖文件很大,需要處理的數(shù)據(jù)量非常大,但本身的邏輯判斷并不復(fù)雜,所以通常不剛需高主頻機(jī)型,但要求多核....

扒一扒PCIe中的Flow Control
在處理TLP報(bào)文時(shí),根據(jù)Fmt字段以及Type字段可以將TLP報(bào)文分為二十多種,當(dāng)TLP報(bào)文送至數(shù)據(jù)....
