湊巧看到一個(gè)有關(guān)LRU(Least Recently Used)的邏輯實(shí)現(xiàn)，其采用矩陣方式進(jìn)行實(shí)現(xiàn)，....

VSCode中Markdown里通過(guò)plantuml繪制流程圖，簡(jiǎn)直不要太方便。

一篇2014年的論文:《CACHE FOR FLOW CONTENT: SOLUTION TODEP....

之前有系列文章介紹了SpinalHDL中Pipeline的使用，最近在一個(gè)功能模塊中真實(shí)的使用了這個(gè)....

無(wú)論是FPGA還是ASIC，系統(tǒng)設(shè)計(jì)中總會(huì)存在配置寄存器總線的使用，我們會(huì)將各種功能、調(diào)試寄存器掛載....

在Linux操作系統(tǒng)中，看如何按下PCIe的復(fù)位鍵

狀態(tài)機(jī)卡住的場(chǎng)景——通過(guò)狀態(tài)跳轉(zhuǎn)條件的DFX信號(hào)去判斷卡住的原因

作為一個(gè)在數(shù)據(jù)中心搬磚的邏輯開(kāi)發(fā)，日常不是僅僅簡(jiǎn)單的寫(xiě)寫(xiě)RTL就可以完事兒的。在數(shù)據(jù)中心，你可能連板....

? ? 在SpinalHDL里在頂層一鍵優(yōu)化代碼中Stream/Flow代碼生成的payload，f....

上周微信群里的一個(gè)小伙伴提到的一個(gè)關(guān)于仿真中不達(dá)預(yù)期的一個(gè)問(wèn)題，其中牽涉到關(guān)于仿真中信號(hào)競(jìng)爭(zhēng)等問(wèn)題。....

? ? 聊一聊SpinalHDL 1.9.4版本中的PackedBundle、PackedWordB....

無(wú)論是SystemVerilog還是SpinalHDL,都有Last valid assignmen....

在Stage中，關(guān)于spawn，定義了下面的兩個(gè)API

字如其名，來(lái)看下Pipeline中throwIt的用法，是怎么個(gè)丟棄方式。

前段時(shí)間和幾個(gè)人閑談，看看在FPGA里面實(shí)現(xiàn)一個(gè)Mem加法器怎么玩兒

在Stage里，有關(guān)flushNext提供的API有

在Stage中，對(duì)于Flush有提供這兩個(gè)函數(shù)。

之前在玩FPGA時(shí)，對(duì)于一個(gè)系統(tǒng)工程，當(dāng)邏輯電路設(shè)計(jì)完成之后，一般會(huì)先拿給Vivado/Quartu....

關(guān)于stageableToData，在之前的文章中已有介紹，今天來(lái)看下stageableOverlo....

看完了前面的系列，對(duì)于Stageable、StageableKey是如何起作用的應(yīng)該有一定的了解。今....

這里test2里面定義了10個(gè)StreamFifo，所有fifo的pop.valid通過(guò)或的形式連接....

Scala里面的隱式轉(zhuǎn)換的好處是靈活，壞處就是太靈活。

stageable、StageableKey是最整個(gè)pipeline中的基本數(shù)據(jù)類型元素

如果你曾看過(guò)VexRSICV的設(shè)計(jì)，對(duì)于從事邏輯設(shè)計(jì)的你會(huì)驚訝從未想過(guò)邏輯設(shè)計(jì)還能這么來(lái)做。

書(shū)接上文，一個(gè)最簡(jiǎn)單的流水線例子，這里對(duì)data_in打兩拍做輸出

昨晚看SpinalHDL的Issues，其中有一個(gè)關(guān)于性能提升的case 吸引到了我，嘗試實(shí)驗(yàn)到深夜....

關(guān)于仿真里的后門(mén)訪問(wèn)，之前的文章《三分鐘教會(huì)你SpinalHDL仿真中的后門(mén)讀寫(xiě)》中有做過(guò)介紹，其針....

版圖文件很大，需要處理的數(shù)據(jù)量非常大，但本身的邏輯判斷并不復(fù)雜，所以通常不剛需高主頻機(jī)型，但要求多核....

在處理TLP報(bào)文時(shí)，根據(jù)Fmt字段以及Type字段可以將TLP報(bào)文分為二十多種，當(dāng)TLP報(bào)文送至數(shù)據(jù)....

??編 者 按? ? ????讀cocotbext-pcie源碼，有部分牽涉到數(shù)據(jù)鏈路層。雖然自工作....