為了盡快把新產品推向市場，數字系統的設計者需要考慮如何加速設計開發的周期。設計加速主要可以從“設計的....
本文實現的CPU是一個五級流水線的精簡版CPU(也叫PCPU，即pipeline)，包括IF(取指令....
本文詳細闡述了在一個testbench中，應該如何使用阻塞賦值與非阻塞賦值。首先說結論，建議在tes....
用最右邊的字符下劃線代表低電平有效,高電平有效的信號不得以下劃線表示,短暫的有效信號建議采用高電平有....
DDR3 SDRAM(Double-Data-Rate ThreeSynchronous Dynam....
FIFO(First in First out)為先進先出隊列，具有存儲功能，可用于不同時鐘域間傳輸....
AXI直接數值存取（Drect Memory Access，DMA）IP核在AXI4內存映射和AXI....
Video In to AXI4-Stream IP核用于將視頻源(帶有同步信號的時鐘并行視頻數據，....
隨著數字化時代的飛速發展，人工智能（AI）、大數據分析、自動駕駛等新興領域的需求不斷攀升。FPGA作....
本文簡單介紹Zynq中的SPI控制器。本文將“master”稱為“主機”；將“slave”稱為“從機....
添加好ZYNQ7 Processing System IP核后，需要對其進行配置，雙擊彈出如下窗口。....
線網類型表示硬件電路元件之間實際存在的物理連線，有很多種：wire、tri、wor等等，當然日常使用....
CRC即循環冗余校驗碼：是數據通信領域中最常用的一種查錯校驗碼，其特征是信息字段和校驗字段的長度可以....
Vivado的時序約束是保存在xdc文件中，添加或創建設計的工程源文件后，需要創建xdc文件設置時序....
Verilog HDL（Hardware Description Language）是一種硬件描述語....
以太網MAC模塊負責實現以太網MAC子層的功能，完成802.3ab的數據封裝與解封。其同時負責適配硬....
本文將使用三段式狀態機（Moore型）的寫法來對DS18B20進行測溫操作，以便了解DS18B20和....
AXI接口FIFO是從Native接口FIFO派生而來的。AXI內存映射接口提供了三種樣式：AXI4....
ADC和DAC是FPGA與外部信號的接口，從數據接口類型的角度劃分，有低速的串行接口和高速的并行接口....
復位電路也是數字邏輯設計中常用的電路，不管是 FPGA 還是 ASIC 設計，都會涉及到復位，一般 ....
skid buffer（pipeline緩沖器）介紹 ??解決ready/valid兩路握手的時序困....
DDR內存控制器是一個高度集成的組件，支持多種DDR內存類型（DDR2、DDR3、DDR3L、LPD....
調試，即Debug，有一定開發經驗的人一定會明確這是設計中最復雜最磨人的部分。對于一個龐大復雜的FP....
增量式編碼器是一種將位移信息轉換成周期性電信號，再將電信號轉換成脈沖計數的裝置。
Xilinx的FIR IP核屬于收費IP，但是不需要像 Quartus那樣通過修改license文件....
1、在verilog中有時會用signed修飾符來修飾定義的數據，運算的時候也會用$signed（）....
根據下面的時序圖實現這個組合邏輯電路。
本文詳細介紹了多種圖像處理技術，包括RG/GB單通道提取、亮度和對比度調整、圖像反轉、均值濾波、高斯....
DVP（Digital Video Port） 是傳統的sensor輸出接口，采用并行輸出方式，d數....
其實使用到ADI的東西，基本也就沒有太去關注協議這些東西，只是簡簡單單的有個了解就行，在實際調試的時....
工商網監
湘ICP備2023018690號-1
