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Chiplet在先進封裝中的重要性

SSDFans ? 來源:SSDFans ? 2024-12-10 11:04 ? 次閱讀

Chiplet標志著半導體創新的新時代,封裝是這個設計事業的內在組成部分。然而,雖然Chiplet和封裝技術攜手合作,重新定義了芯片集成的可能性,但這種技術合作并不是那么簡單和直接。

芯片封裝中,裸芯片封裝在帶有電觸點的支撐盒中。外殼保護裸模免受物理傷害和腐蝕,并將芯片連接到PCB上。這種形式的芯片封裝已經存在了幾十年。

但由于摩爾定律的放緩和單片集成電路制造成本的增加,該行業開始采用先進的封裝技術,如硅中間層。先進的封裝也增加了成本,通常只有服務于高性能計算(HPC)應用的大型芯片才能負擔得起。

此外,先進的封裝解決方案還會增加設計的復雜性。例如,中間體需要一塊額外的硅,這就限制了設計人員可以放在芯片上的空間。此外,硅中間層限制了系統級封裝(system-in-package,簡稱SiP)的整體尺寸,從而降低了晶圓測試覆蓋率。這反過來又會影響良率,增加總擁有成本,并延長生產周期。

Chiplet承諾更小的SiP占用空間和更低的功耗。換句話說,與先進的封裝技術相比,Chiplet可以在使用標準封裝的情況下實現類似的帶寬、能率和延遲。

Chiplet將單片集成電路分成多個功能塊,將功能塊重新構成單獨的Chiplet,然后在封裝級重新組裝它們。但是Chiplet之間必須通過密集、快速和高帶寬的連接進行通信。這就是它與封裝微妙關系顯現出來的地方。

標準封裝還是高級封裝?

EliyanCEO Ramin Farjadrad表示,Chiplet消除了先進封裝的缺點和局限性。Eliyan等公司正在展示標準封裝中的die-to-die實現。Farjadrad表示,這可以創建更大的SiP解決方案,以更低的成本和更高的良率實現更高的單功率性能。

Farjadrad開發了BoW(bunch of wires)chiplet系統,該系統后來被OCP采用作為互連標準。然而,現在業界正在圍繞UCIe接口進行聯合,該接口旨在通過開源設計標準化芯片之間的die-to-die互連。

UCIe聯盟將chiplet市場分為兩大類:標準的2D封裝技術和更先進的2.5D封裝技術,如晶圓基板上的芯片(CoWoS)和嵌入式多晶片互連橋接(EMIB)。高級封裝選項,如CoWoS和EMIB,提供更高的帶寬和密度。

這證明了封裝在chiplet設計中的關鍵作用,以及它如何影響chiplet的性能。以英特爾最近在其年度活動“創新2023”上展示的基于chiplet的UCIe連接測試芯片為例。該公司在英特爾3制程節點上制造芯片,并將其與在臺積電N3E節點上制造的Synopsys UCIe IPchiplet配對。這兩個chiplet通過英特爾的EMIB接口互連。

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Chiplet封裝生態系統

不出所料,半導體行業開始看到封裝和chiplet交叉的舉措。首先,法拉第科技推出了2.5D/3D封裝服務,聲稱可以促進多源chiplet的無縫集成。總部位于臺灣新竹的法拉第正與晶圓廠和OSAT供應商密切合作,以確保在提供這些服務的同時滿足產能、良率、質量、可靠性和生產計劃要求。

其次,西門子EDA推出了一款面向多die架構的DFT解決方案,可在單個器件中垂直連接die(3D IC)或并排連接die(2.5D)。Tessent多模軟件解決方案可以生成die-to-die的互連模式,并使用BSDL支持封裝級測試。

根據Yole Intelligence計算和軟件解決方案高級分析師John Lorenz的說法,采用chiplet方法進行IC設計的經濟性與互連和封裝解決方案的成本和成熟度密切相關。然而,雖然接口和互連技術正在贏得人們的關注,但封裝在chiplet設計中的作用卻還沒受到應有的關注。

這種情況可能會隨著UCIe標準的出現而改變,該標準旨在在封裝級別創建通用互連。它的目標是為chiplet提供一個充滿活力的多供應商生態系統,因此半導體公司可以簡單地從其他設計人員那里選擇chiplet,并以最少的設計和驗證工作將其集成到自己的設計中。

歸根結底,chiplets將滿足標準封裝和先進封裝解決方案的需求。在設計過程的早期階段,設計工程師必須為他們的chiplet確定最佳的封裝結構,以及die尺寸、襯底、凸距、功耗分析和熱模擬等。

但有一點是明確的:封裝技術與芯片設計的未來有著內在的聯系。當談到chiplet封裝時,沒有放之四海而皆準的解決方案。

原文鏈接:

https://www.eetimes.com/how-the-worlds-of-chiplets-and-packaging-intertwine/

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原文標題:為什么先進封裝需要Chiplet?

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