混合鍵合在先進(jìn)封裝領(lǐng)域越來越受到關(guān)注，因?yàn)樗峁┝斯δ芟嗨苹虿煌酒g最短的垂直連接，以及更好的熱學(xué)、電氣和可靠性結(jié)果。

其優(yōu)勢(shì)包括互連縮小至亞微米間距、高帶寬、增強(qiáng)的功率效率以及相對(duì)于焊球連接的更好的縮放性。但是，盡管一些芯片制造商確實(shí)在大批量制造 （HVM） 中采用了混合鍵合，但目前該工藝的成本太高，無法大規(guī)模采用。而且由于混合鍵合將前端和后端生產(chǎn)線連接在一起，因此芯片放置等組裝工藝現(xiàn)在必須滿足前端規(guī)格。

其他挑戰(zhàn)包括需要更好的銅凹陷均勻性、更快的芯片到晶圓放置和更佳的對(duì)準(zhǔn)、多個(gè)鍵合和解鍵合載體（這會(huì)增加成本）以及低溫退火能力。最后，必須降低顆粒水平，特別是在芯片放置和切割步驟中。

Brewer Science首席應(yīng)用工程師 Alice Guerrero 表示：“要成功將混合鍵合擴(kuò)展到大批量生產(chǎn)，需要解決與缺陷控制、對(duì)準(zhǔn)精度、熱管理、晶圓翹曲、材料兼容性和工藝吞吐量相關(guān)的挑戰(zhàn)。”

AI 芯片和模塊是混合鍵合和先進(jìn)封裝的巨大推動(dòng)力。它們的高性能和高價(jià)格有助于推動(dòng)行業(yè)發(fā)展。事實(shí)上，DRAM 制造商正在評(píng)估從焊料凸點(diǎn)鍵合（通過熱壓）轉(zhuǎn)向混合鍵合的凈收益（見圖 1）。混合鍵合之后的下一代微縮是順序 3D 集成，其中鍵合甚至延伸到薄膜。

混合鍵合是實(shí)現(xiàn)將 SoC 分解為單個(gè)技術(shù)塊（稱為小芯片）這一更大目標(biāo)的關(guān)鍵推動(dòng)因素。imec 高級(jí)研究員、研發(fā)副總裁兼 3D 系統(tǒng)集成項(xiàng)目總監(jiān) Eric Beyne 表示：“如今，我們對(duì)單片 IC 進(jìn)行了某種分解，其中將擁有用于 SoC、邏輯和 I/O 設(shè)備的邏輯和 SRAM 內(nèi)存等專門技術(shù)。我們需要推動(dòng)一種看似單片或完全集成的解決方案，這樣你就看不到不同設(shè)備之間的界限。我們必須打破這種障礙，即脫離芯片會(huì)在帶寬或能耗方面造成損失。”

高帶寬內(nèi)存（HBM） 制造商可以轉(zhuǎn)向混合鍵合或熔融鍵合（電介質(zhì)-電介質(zhì)），但這樣做存在缺點(diǎn)。EV Group （EVG） 業(yè)務(wù)開發(fā)總監(jiān) Thomas Uhrmann 表示：“熔融鍵合目前確實(shí)是一種經(jīng)過驗(yàn)證的 300 毫米晶圓制造工藝，而且這種鍵合對(duì) HBM 非常有效。HBM 目前堆疊了 12 個(gè)芯片，制造商很快就會(huì)達(dá)到 16 層。但由于每個(gè)芯片的性能并不相同，因此基本上最薄弱的環(huán)節(jié)限制了整個(gè)堆棧的性能。這與其說是產(chǎn)量問題，不如說是產(chǎn)量問題，因?yàn)?DRAM 晶圓的產(chǎn)量非常好。速度分級(jí)實(shí)際上是一個(gè)很大的障礙。您需要實(shí)施預(yù)分類才能進(jìn)行補(bǔ)償。”

工藝工作原理

晶圓對(duì)晶圓鍵合方案是 CMOS 圖像傳感器混合鍵合的首個(gè)技術(shù)，其中像素陣列芯片與邏輯芯片鍵合，以最大化背面照明面積。現(xiàn)在，其他應(yīng)用也開始流行起來，結(jié)合了處理器/緩存、3D NAND、microLED 以及用于 ChatGPT 等 LLM 應(yīng)用的 AI 模塊。

先進(jìn)封裝中的小芯片集成概念提供了全新的靈活性。“在先進(jìn)封裝中，您可以定制系統(tǒng)，” Tignis首席執(zhí)行官 Jon Herlocker 表示。“您可以說，‘這部分邏輯非常復(fù)雜，所以我將在 300 毫米代工廠的先進(jìn)節(jié)點(diǎn)上進(jìn)行這項(xiàng)工作，但我將從一個(gè)或多個(gè)更成熟的節(jié)點(diǎn)中獲取其他功能并將其放在同一個(gè)封裝上。’您可以有效利用成熟節(jié)點(diǎn)及其可預(yù)測(cè)的高良率工藝，從而降低整體風(fēng)險(xiǎn)。因此，一旦您決定進(jìn)行先進(jìn)封裝（先進(jìn)封裝存在一定的風(fēng)險(xiǎn)），那么從復(fù)雜芯片中提取盡可能多的東西并使用更成熟的技術(shù)，然后通過該先進(jìn)封裝將其連接起來，將帶來各種好處。”

電源管理和對(duì)電源效率的需求是芯片堆疊和新鍵合方法的額外驅(qū)動(dòng)因素。混合鍵合使公司能夠創(chuàng)建“阻力最小的路徑”，這意味著更短的互連、更大的互連密度以及更大的散熱挑戰(zhàn)。

在這一發(fā)展過程中，需要降低半導(dǎo)體的功耗。可擴(kuò)展性變得至關(guān)重要（見圖 2）。“我們有功率墻，因此目前的能量密度通常為每平方厘米 100 瓦，但未來我們需要以每平方厘米 500 瓦的速度抽離，因此這是一個(gè)相當(dāng)顯著的增長(zhǎng)，”Beyne 說。“如果你取每平方毫米 500 安培的電流，那么通過微凸塊和焊料凸塊發(fā)送可能不是最好的方法，因?yàn)殡娏鞲哌_(dá)每平方毫米 500 安培。“這可以通過將電源管理系統(tǒng)集成到設(shè)備附近來解決。也許我們不只通過全堆棧發(fā)送 1.7V，但也許你會(huì)想到更高的電壓，例如 48V，然后在封裝或電路板級(jí)別使用 DC/DC 轉(zhuǎn)換來達(dá)到最終電壓。”

圖 1：細(xì)間距混合鍵合，即使采用背面電源分布，也會(huì)導(dǎo)致高熱量集中，需要散熱器。資料來源：imec

Uhrmann 指出，測(cè)試又增加了一層復(fù)雜性。“雖然凸塊器件可以輕松測(cè)試，但混合鍵合就不那么容易了。您可以為混合鍵合創(chuàng)建一個(gè)雙層，因?yàn)檫@樣您就有了一個(gè)可以測(cè)試的底層，但您仍然需要在頂層有鍵合層。”

工藝工作原理

晶圓到晶圓鍵合工藝比芯片到晶圓方案更成熟，但它有一個(gè)主要缺點(diǎn)——芯片必須大小相同。這對(duì)于處理器堆棧上的 SRAM 等應(yīng)用效果很好，但更大的設(shè)計(jì)和制造靈活性需要芯片到晶圓鍵合，其中較小的芯片鍵合到較大的芯片。在這里，集體 D2W 鍵合的概念變得有吸引力（見圖 2）。

圖 2：集體芯片到晶圓混合鍵合流程在激光釋放層（綠色）上添加了一個(gè)聲學(xué)層（灰色），使轉(zhuǎn)移良率達(dá)到 100%。來源：imec

如圖所示，該工藝使用多種載體，包括硅和玻璃。混合鍵合工藝流程采用經(jīng)過最終金屬化層處理的晶圓，然后執(zhí)行類似于片上鑲嵌工藝的步驟。

電介質(zhì)蝕刻在 SiCN 電介質(zhì)中最佳地形成方形腔，然后通過電化學(xué)沉積 （ECD） 用阻擋金屬、銅種子和銅填充。隨后的 CMP 工藝經(jīng)過優(yōu)化，可實(shí)現(xiàn)極高的晶圓間均勻性，以產(chǎn)生盡可能光滑的電介質(zhì)表面，同時(shí)在銅墊區(qū)域形成小凹陷。

第二步是將晶圓安裝到載體上，然后研磨/減薄硅晶圓。將晶圓翻轉(zhuǎn)并粘合到第二個(gè)載體上，然后旋涂一層光刻膠層，以在膠帶框架上切割時(shí)保護(hù)表面。第三個(gè)載體粘合到該芯片區(qū)域，然后剝離光刻膠。將其放置在新的載體上，準(zhǔn)備與目標(biāo)晶圓粘合，然后通過刀片、紅外激光或紫外線進(jìn)行脫粘。

接下來，真空室中的電介質(zhì)活化步驟使用等離子體來優(yōu)化具有懸空 Si-O 鍵的鍵合表面。隨后使用 DI 水沖洗以使電介質(zhì)水合。第二片晶圓以與晶圓 1 相同的方式通過銅 CMP 進(jìn)行處理，然后與晶圓 1 對(duì)齊并鍵合。然后，這對(duì)晶圓在 350°C 的爐內(nèi)退火兩小時(shí)。

現(xiàn)在，鍵合對(duì)可以變薄以用于下一個(gè)晶圓。Imec 和其他公司已經(jīng)證明，非常薄（50 μm）到非常厚（775 μm）的芯片可以從臨時(shí)載體轉(zhuǎn)移到目標(biāo)晶圓，轉(zhuǎn)移率和鍵合率均為 100%。對(duì)于超薄芯片，硅載體是首選。玻璃載體確實(shí)允許紫外線脫鍵，但它們與前端工具不兼容。

Imec、Brewer Science 和 Suss MicroTec 最近展示了集體芯片到晶圓鍵合流程可以擴(kuò)展到三到四個(gè)晶圓。在有機(jī)激光釋放層中添加了一層所謂的聲學(xué)層，以吸收由燒蝕（脫鍵）工藝引起的沖擊波，這種沖擊波可能會(huì)損壞芯片邊緣。值得注意的是，通過紅外顯微鏡測(cè)量的對(duì)準(zhǔn)是倒裝芯片工具和鍵合工具對(duì)準(zhǔn)相結(jié)合的功能。

轉(zhuǎn)移良率和粘合良率是關(guān)鍵指標(biāo)，在完全優(yōu)化的制造和裝配工藝下，這些指標(biāo)可達(dá)到 100%。將集體芯片到晶圓流程擴(kuò)展到兩個(gè)、三個(gè)和四個(gè)晶圓會(huì)使工藝變得復(fù)雜，因?yàn)樵诩庸み^程中會(huì)出現(xiàn)翹曲、粘合劑去除不完全以及芯片損壞等問題。［3］

載體基板的選擇取決于臨時(shí)粘合材料 （TBM） 及其脫粘能力。“粘合劑將芯片臨時(shí)粘合到 TBM 的能力取決于其機(jī)械、熱和化學(xué)特性以及芯片表面狀況，”Brewer Science 的 Guerrero 說道。“通常，粘合頭溫度和載體（卡盤）溫度之間的相互作用將根據(jù) TBM 的熱特性進(jìn)行調(diào)整，以實(shí)現(xiàn)最佳芯片粘合效果。激光脫粘最適合在芯片釋放過程中將力降至最低。”

Guerrro 指出，薄芯片存在損壞芯片的風(fēng)險(xiǎn)，但這些風(fēng)險(xiǎn)可以通過材料和工藝設(shè)計(jì)來減輕。“機(jī)械脫鍵是一種更具成本效益的解決方案，因?yàn)榕c激光相比，設(shè)備成本更低，但其應(yīng)用范圍并不廣泛，”她說。“紫外線脫鍵并不普及，而且在載體層面實(shí)施起來具有挑戰(zhàn)性。紫外線脫鍵膠帶很容易買到，是最經(jīng)濟(jì)的脫鍵方法，但在處理小于 50 μm 的芯片時(shí)會(huì)受到限制。

工具清潔度對(duì)于防止鍵合界面出現(xiàn)空隙至關(guān)重要，空隙在 C-SAM 圖上顯示為白點(diǎn)。“有趣的是，由于清潔方式和工藝，一些顆粒仍會(huì)在表面上移動(dòng)。所以這并不意味著你不能有一個(gè)顆粒，”Adeia 工程高級(jí)副總裁 Laura Mirkarimi 說。“這是一個(gè)可以處理一些顆粒的工藝，但不移動(dòng)的大顆粒會(huì)阻止它鍵合。鍵合前沿在晶圓鍵合中移動(dòng)得非常快，甚至在芯片到晶圓鍵合中也是如此，所以它實(shí)際上是一種自發(fā)鍵合，需要通過仔細(xì)處理表面來管理。”

這解釋了為什么必須在整個(gè)混合鍵合流程中優(yōu)化多個(gè)清潔步驟。

最近還有其他工藝改進(jìn)：

SiCN 沉積中的碳/氮含量經(jīng)過優(yōu)化，具有高鍵合強(qiáng)度和低粗糙度。對(duì)于 HBM，這種典型的 350°C 工藝可以降低到 200°C 范圍 ［3］

應(yīng)用材料公司開發(fā)了一種 300°C、5 分鐘的退火工藝，可將產(chǎn)量提高兩個(gè)數(shù)量級(jí)，同時(shí)滿足 500 納米間距的低電阻 250 納米銅 CD 的要求。［1］

銅 CMP 應(yīng)留下平坦的晶圓表面（總厚度變化或 TTV），并且根據(jù)間距，1nm 銅凹槽變化

EV Group 推出的新型無機(jī)粘合劑粘合和激光脫模工藝可使用硅載體晶圓，該晶圓可提供 100nm 的 TTV、更好的幾何穩(wěn)定性和更高的熱導(dǎo)率

硅載體上的后一種工藝還允許硅載體重復(fù)使用，從而減少工藝步驟并降低擁有成本。EVG 的 Urhmann 表示：“我們使用了一種完全不同的釋放層，一種與前端兼容的無機(jī)層。但硅載體可以到處使用。所以現(xiàn)在你可以擁有與熔合鍵合配合使用的載體，你還可以攜帶混合鍵合晶圓或非常薄的器件、外延層。因此，它將整個(gè)產(chǎn)品組合擴(kuò)展到前端傳輸，但并不局限于此。高精度意味著遠(yuǎn)小于 100nm。”

這種發(fā)展也會(huì)影響可持續(xù)性。“水循環(huán)和保持水清潔的成本很高，”他說。“研磨和拋光會(huì)產(chǎn)生大量顆粒——甚至是納米顆粒——因此過濾成本很高。”

“雖然人們經(jīng)常談?wù)撁鎸?duì)面鍵合，但許多工藝都需要面對(duì)面鍵合，這意味著你首先需要將其放在載體上并將其變薄，然后將其轉(zhuǎn)移到另一個(gè)載體上，”他說。“因此，你擁有薄的設(shè)備晶圓，然后如果需要減薄另一個(gè)載體晶圓，你就得犧牲兩片晶圓，這是不劃算的。”

直到最近，具有 HVM 能力的倒裝芯片鍵合機(jī)的對(duì)準(zhǔn)公差為 ±3μm （3 sigma），但已降至 1μm （3 sigma）。“對(duì)準(zhǔn)精度的經(jīng)驗(yàn)法則是鍵合機(jī)必須是焊盤直徑的 0.1 至 0.25 倍，或 1μm 焊盤的 100 至 250nm，”Adeia 的 Mirkarimi 說道。最近，多家供應(yīng)商已經(jīng)開發(fā)并提供了具有亞微米精度的鍵合機(jī)，包括 BESI （BE Semiconductor） 和 Suss MicroTec。“盡管 D2W HB 具有諸多優(yōu)勢(shì)，但它也面臨兩大組裝挑戰(zhàn)，”英特爾的 Feras Eid 及其同事表示。［2］ “首先是對(duì)準(zhǔn)，目前甚至下一代鍵合設(shè)備都無法滿足 1μm 以下間距的貼裝要求。其次是吞吐量，即使在當(dāng)今相對(duì)寬松的間距（例如 9μm）下，D2W HB 貼裝步驟也是整個(gè) HB 流程中最慢且成本最高的步驟。”

因此，英特爾和其他公司正在探索拾取和放置的替代方案，例如流體自對(duì)準(zhǔn)，它使用兩個(gè)芯片上的微小水珠和引導(dǎo)圖案來自對(duì)準(zhǔn)結(jié)構(gòu)。［2］ 該工藝由 CEA-Leti 和英特爾聯(lián)合開發(fā)。重要的是，芯片到晶圓在 x、z 和 theta（旋轉(zhuǎn)）方向上可能會(huì)錯(cuò)位。液體限制在特定條件下將芯片到晶圓的錯(cuò)位降低到 200nm。雖然該工藝還不適合生產(chǎn)，但它有可能取代耗時(shí)的芯片放置，預(yù)計(jì)吞吐量將提高 10 倍。

盡管半導(dǎo)體行業(yè)已證明混合鍵合適用于各種應(yīng)用，但業(yè)界仍在不斷努力減少晶圓步驟數(shù)量和成本。雖然制造 AI 芯片的公司可以負(fù)擔(dān)得起更復(fù)雜的工藝，但為了讓該技術(shù)滲透到更便宜的系統(tǒng)中，它必須更簡(jiǎn)單。

直接芯片到晶圓鍵合工藝比集體芯片到晶圓方法簡(jiǎn)單得多，集體芯片到晶圓方法只將已知良好的芯片放置在重建的晶圓上，然后將其鍵合到另一晶圓上。然而，直接鍵合容易受到污染，因?yàn)樾酒胖霉ぞ咧苯咏佑|敏感的鍵合表面，需要非常高的工具清潔度，甚至可能需要現(xiàn)場(chǎng)芯片清潔能力。