作者：Travis Collins and Charles Frick

介紹

在過去的幾十年中，無線系統的通道數和帶寬 穩步增長。這些現代電信、雷達和儀器儀表系統的驅動因素是其數據速率和整體系統 性能要求。但是，這些要求也有所增加 功率包絡和系統復雜性，使得功率密度和組件級特性變得更加重要。

為了幫助解決其中的一些限制，半導體行業在相同的硅尺寸上集成了更多通道，從而降低了每個硅基底面的功耗。 渠道要求。此外，半導體公司正在整合 數字前端具有更復雜的功能，可簡化片外硬件 歷史上在專用集成電路 （ASIC） 中實現的設計 或現場可編程門陣列 （FPGA） 結構。這些功能的范圍可以從 濾波器、下變頻器或數控振蕩器 （NCO） 等通用組件，適用于更復雜的應用特定操作。

信號調理和校準問題只會變得更加復雜 在開發高通道數系統時。此體系結構可能需要 每個通道具有獨特的濾波器或其他數字信號處理（DSP）模塊，從而 使向強化 DSP 的轉變對于節能更加重要。

本文介紹了利用 16 通道發射和 16 通道接收子陣列，其中所有發射和接收通道均為 使用數字化儀集成電路 （IC） 內的硬化 DSP 模塊進行校準。 由此產生的多通道系統在尺寸上提供了性能改進， 與其他架構相比，重量和功率。在比較 對于系統的FPGA資源利用率，很明顯，硬化 DSP模塊解決了多通道平臺設計人員面臨的重大挑戰。

數字信號處理模塊

真實世界的信號，無論是用于合成還是接收，都需要一定量的信號 分析或處理，以共同實現任何所需的性能 應用。補償信號鏈幅度下降的常用方法 或平坦度是利用補償濾波器。圖1是增益示例 以及設計和用于校正給定頻帶上的缺陷的平坦度補償濾波器，從而產生更理想的響應 用于下游應用。

圖1.ADC在整個頻率范圍內的幅度平坦度響應可以通過數字濾波得到改善。

對于多通道系統，此處理必須允許對 基于每個通道，以隔離每個通道相對于另一個通道的性能。 因此，該系統中使用單獨的DSP模塊來實現通道 相位和幅度對齊，同時在 感興趣的傳遞帶。由于每個通道和系統都是唯一的，因此 DSP 必須 專門針對該配置、環境和硬件批次進行了調整。

數字上/下變頻器模塊

本文的結果高度利用了數字上變頻器（DUC）DSP模塊和 數字下變頻器 （DDC） DSP 模塊并置在單片 DAC 和 模數轉換器。DUC 和 DDC 框圖示例揭示了常用的內部結構 其中的數據路徑如圖 2 所示。這些 DUC 和 DDC 模塊可以用于 許多有用的目的：

轉換器采樣率的插值 （DUC） 和抽取 （DDC） 比較 數字接口的數據速率。

轉換待合成DAC數據（DUC）的頻率和 數字化 ADC 數據 （DDC）。

將接口上傳輸的數字數據通道化至基帶 處理器 （BBP）。

為每個通道啟用數字增益，以生成更接近 系統的完整量程值。

允許注入簡單的數字音調，以簡化系統啟動，而無需 需要數字數據鏈路。

根據公共參考對齊每個通道的相位。

通常希望將數字數據速率卸載到或從 轉換器與轉換器的采樣率不同，以節省系統 電源并提高整體系統靈活性。因此，數字上變頻器和 下變頻器模塊通常被實現。DUC模塊允許來自BBP的發射波形數據以低于DAC采樣率的速率傳輸， 從而允許DAC在 這個更高的速率，如圖2頂部的插值子塊所示。 同樣，DDC模塊允許以更高速的ADC對接收輸入進行數字化處理 采樣率在被抽取之前，然后以較低的數據速率發送到BBP， 如圖2底部的抽取子塊所示。

圖2.DUC 和 DDC 模塊現在在轉換器 IC 中提供了許多有用的 DSP 功能。

此外，在數字域中通常需要頻率轉換 合成或分析更高頻率的模擬信號，與 這些信號通過數字接口發送到BBP或從BBP發送。許多系統 利用 DUC 和 DDC 中的復值 NCO 來實現這一點 頻率轉換，如圖2所示。士官可以被視為數字化 可用作本振（LO）等效信號的信號發生器， 當發送到也包含在 DUC/DDC 中的數字混音器中時，可以增加 發送到DAC的發射波形頻率（如DUC案例）或 降低從ADC發送的接收波形頻率（如DDC中） 案例）。通常，當發生數字頻率轉換時，這些輸出 DDC內的數字混頻器變得復值，使得同相（I） 正交相位（Q）信號可以沿單個數字通道傳播 最終附加到唯一的ADC采樣實值數據。同樣， 將復值信號輸入到DUC數字增益模塊的數字混頻器 在被發送到合成實值信號的唯一DAC之前，在其輸出端變為實值。

此外，DUC 和 DDC 允許用戶實現多個數字通道 在轉換器的瞬時帶寬內。這會導致更多的數據流 能夠被BBP合成和/或分析，而不是數量 子陣列本身中的轉換器。結果是一個可以提供的系統 改進了兩個窄通道情況下的信號合成或分析 希望分開很遠。

如圖2所示，數字增益模塊也經常出現在DUC中。 和 DDC。數字增益通過提供靜態數字碼值來實現 子塊中另一個數字混音器的輸入。使用此功能允許 用戶實現的碼值更接近滿量程值提供的數量 用于數字接口的位數。同樣，直流偏移連續波 （CW） 可以通過簡單地提供連續的音調來注入音調而不是基帶數據 靜態代碼值到數字混音器的一個端口中。這使用戶可以輕松地 通過DAC將發射CW音合成到模擬域，而無需 需要與BBP建立JESD204B或JESD204C數據鏈路。

此外，相位偏移模塊通常在NCO的輸出端實現， 如圖2所示。這些相位偏移可用于校正與 系統。由于每個 DUC 和 DDC 都包含自己的 NCO，因此允許一種方法 只需偏移 對于給定的NCO頻率，NCO的相位按確定的量。結果， 當與可用的多芯片同步算法結合使用時，是 所有通道之間的確定性相位關系，可以使用 這些 NCO 相位偏移。1圖3顯示了嚴格實現相位對準前后16個同時接收I/Q數據的實驗結果 通過為每個接收數據路徑設置所需的 NCO 相位偏移值。注意 這些數字校正還可以校正射頻和微波損傷 位于每個通道的前端網絡中。

圖3.實驗結果顯示，嚴格使用數字化儀IC上DDC模塊中提供的復雜NCO相位偏移，對16個已相位對齊（但未幅度對齊）的接收通道同時捕獲I/Q。

可編程有限脈沖響應濾波器

而位于NCO輸出端的相位偏移模塊可用于創建相位 在單一頻率下對準，子陣列校準通常需要相位對準 在整個感興趣的整個頻段。此外，幅度均衡， 其中所有通道相對于公共參考通道具有標稱相同的幅度，以及幅度增益趨平化，其中所有通道都具有 需要相對于頻率的不變幅度響應。

為了獲得寬帶相位和幅度校正，通常使用另一個DSP模塊 受雇。這些模塊稱為有限脈沖響應（FIR）濾波器。2FIR濾波器是DSP中大量使用的一種數字濾波器，其系數決定了 輸入數字信號的幅度和相位響應。允許這些的系統 要改變的系數被視為可編程FIR（pFIR）濾波器，并允許 用戶可以為每個通道生成自己所需的幅度和相位響應。

使用pFIR實現通道幅度對齊和增益平坦化

用于演示寬帶幅度的系統的高級框圖 相位對齊以及增益平坦化如圖4所示。這個系統 使用四個數字化IC，每個包含四個發送和四個 接收模擬通道，或 8 個發射和 8 個接收數字通道。什么時候 使用系統中的所有四個數字化IC，總共16個發送和16個接收模擬 實現信道，或32個發射和32個接收數字信道。分開 鎖相環（PLL）頻率合成器IC用于提供轉換器采樣時鐘 信號到每個數字化 IC。此外，時鐘緩沖器IC用于提供 多芯片同步所需的數字參考和系統參考時鐘 算法。1系統首先配置為在S波段內運行，并設置了 NCO頻率使得所有發射和所有接收通道的模擬信號在2.7 GHz時相同。使用的DAC采樣率為12 GSPS，平臺 在第一個奈奎斯特中合成發射通道。ADC 采樣速率為 4 GSPS 平臺在第二個奈奎斯特捕獲接收通道。

圖4.該高級系統框圖用于演示多通道相位和幅度均衡/平坦度。

如圖5所示，附加的16發送/16接收校準板 用于簡明扼要地將組合通道傳輸信號環回每個 單個接收通道，以便同時捕獲所有接收 可以獲得通道。然后，系統的PLL頻率合成器使用以下命令對齊 自己的相位調整塊，以及發射通道和接收 通道使用中提供的NCO相位偏移模塊粗略對齊 分別是 DUC 和 DDC。這導致子系統大致 相位對齊在校準頻率處，如圖3所示，但 尚未實現幅度對齊。雖然本文使用16發送/16接收校準板對系統進行電氣對準，但類似的 使用系統校準可以在空中獲得配置 反射器還有助于糾正任何天線通道間異常。

圖5.測試設置輸出發射（紅色）信號，然后使用附加的 16 發射/16 接收校準板組合所有發射信號。然后，該組合信號被均勻分割并循環回每個接收（橙色）通道。16 發射/16 接收校準板位于圖像頂部，與本文中使用的單獨 Quad-MxFE? 平臺配合使用。可以調整PLL/頻率合成器信號（綠色），以校正平臺上有意引入的熱損傷。

如圖4所示，96抽頭pFIR濾波器位于每個濾波器的輸出端 ADC，使得每個ADC通道的相位和幅度響應可以 在整個ADC采樣速率的頻率范圍內相互對齊。 因此，這會將pFIR置于ADC和DDC模塊之間。因此， 數字接口的數據速率與pFIR速率的數據速率不同，因此 了解頻率轉換和速率抽取量 系統需要使用pFIR進行通道幅度對齊。由于真實 本文在每個ADC的輸入端（pFIR輸入端）對數據進行采樣 是真正的價值。此外，系統設計是可配置的，因此 每個ADC對的pFIR模塊是實現的解決方案，如雙實數所示 圖 4 中的塊。或者，這允許將I/Q復數輸入轉換為兩個 獨立的ADC以實現系統對準。

為了對系統中的通道進行幅度對齊和幅度變平，寬帶 線性調頻波形加載到每個發射通道中，使其包含 系統I/Q帶寬內的所有頻率。這允許用戶 確定系統內所有頻率的頻率誤差響應 數據速率。在此之后，在抽取時獲得基線數據捕獲 I/Q 數據速率。對于本文中的結果，ADC采樣率為4 GSPS和 采用250 MSPS的I/Q數據速率。因此，每個發射NCO頻率是 設置為 2.7 GHz，由于頻率原因，每個接收 NCO 頻率設置為 1.3 GHz 從第二個奈奎斯特向下折疊到第一個奈奎斯特。基線數據 使用 MATLAB 系統接口捕獲，幅度和相位誤差 計算每個通道相對于增益平坦的響應 Rx0 使得所有接收通道接收的最大值是理想的 在整個I/Q頻段接收輸入。圖 6 顯示了相位和 系統中 16 個接收通道中 4 個的幅度誤差響應。注意 從圖6左側開始，NCO相位偏移傾向于主要校正 每個接收通道的相位誤差，但從右側可以觀察到 圖6，系統中仍然存在幅度誤差。其余 12 個接收 通道具有類似的錯誤響應。另請注意，不僅接收 振幅與Rx0不相同，但沒有振幅平坦度也很差 使用額外的校準技術。這些異常是故意的 在ADC前端網絡中引入使用模擬濾波器，以便演示幅度平坦度和均衡。?

圖6.每個通道相對于增益平坦Rx0的相位/幅度誤差響應有助于確定pFIR濾波器設計。

因此，提高幅度對齊和幅度平坦度，實值 96抽頭任意幅度和相位pFIR基于每個通道相對于增益平坦Rx0的復值誤差響應而設計。 注意使pFIR設計算法更重視誤差 目標較窄I/Q頻帶的響應。然而，完整的pFIR設計 覆蓋更廣泛的全速率ADC奈奎斯特區，以及 250 MHz子帶被迫進入單位通帶響應。因此，為此 文章，以接收NCO頻率（1.3 GHz）為中心的250 MHz子頻段 pFIR設計的權重高于奈奎斯特的其余部分 區。這些pFIR使用DSP中的濾波器設計功能進行設計 MATLAB 中的系統工具箱，但也可以采用類似的算法 在現場系統的硬化數字電路中。圖 7 顯示了設計 96抽頭pFIR濾波器，用于本示例中使用的16個接收通道中的兩個 品。其余14個接收通道的pFIR設計類似。圖8 顯示了整個奈奎斯特的設計pFIR幅度和相位響應 子陣列中所有 16 個接收通道的區域。

圖7.獨立的96抽頭pFIR設計用于在整個子陣列上提供增益平坦化和幅度對齊。

圖8.為所有接收通道設計的pFIR頻率響應顯示了每個通道應用的校準響應。

t 需要注意的是，pFIR 設計算法通常在 0 到 1 之間的連續值系數空間上進行設計。然而 硬件要求將這些連續值的系數量化，并且 強制在系統上可用的特定位寬內。該系統使用 改變pFIR系數空間的位寬，使得某些系數 16 位，其他是 12 位，還有一些只有 6 位。此外，12 位 系數必須位于 16 位系數旁邊。從中可以看出 圖 7 中的系數值，只有較大的系數需要 16 位，而較小的系數只需要 6 位。但是，任何 量化理想濾波系數時，引入量化誤差， 并注意盡量減少本文的量化誤差，以便 設計的系數仍然適合可用的系數空間。

執行量化后，將pFIR系數加載到每個 借助應用程序編程接口 （API） 功能的通道 與數字化儀 IC 一起提供。本文使用串行外設接口 （SPI） 通過 API 進行通信，以修改每個通道的系數。然而 也可以使用專用的通用輸入/輸出 （GPIO） 信號 如果需要，可以更快地在不同的系數庫之間切換。

最后，在pFIR處于以下條件時獲得后續接收數據捕獲 能夠分析pFIR設計的有效性。圖 9 的頂部顯示了 啟用 pFIR 之前的結果。請注意，在幅度均衡步驟之前，16 個接收通道具有不同的幅度和相位 感興趣的頻率。另請注意，八個接收通道具有不同的 振幅平坦度響應比其他八種響應。但是，在設計之后 并為每個接收通道啟用 pFIR，如 圖9底部，所有接收通道的幅度在I/Q帶寬上標稱幅度均衡、幅度平坦化和相位對齊。 額外的幅度和相位均衡改進可以通過以下方式進行 更精細的pFIR設計，但這超出了本文的范圍。

圖9.為每個接收通道實施pFIR可改善相對于Rx0的幅度均衡和幅度平坦度。

數字化單元資源消耗與 FPGA 資源消耗

如前所述，片內硬化pFIR存在于ADC數據路徑之前 抽取階段。這些 pFIR 為用戶提供了重要的應用 所展示的靈活性，但 pFIR 還允許開發人員顯著 由于功能卸載到數字化IC本身，減少了FPGA資源。這 顯而易見的問題變成了：為什么要在數字化IC上使用硬化的pFIR 而不是在 FPGA 上的硬件描述語言 （HDL） 結構中？這 可以分為幾個部分回答：資源減少、設計復雜性和 功耗。

無論重點領域如何，減少資源都是一個重要的話題。在以下情況下： 數字化IC，硬化的pFIR模塊已經創建并放置。在一個 FPGA，FIR 濾波器可以由包含特定 FPGA 結構的 DSP 切片構建 用于 DSP 功能的組件。FPGA DSP 切片不同于傳統的邏輯門（如觸發器），并計入 FPGA 資源利用率 分別。確定是否應在數字化中使用 pFIR IC 或 FPGA，FPGA 的利用率 — 特別是 DSP 切片利用率 百分比 - 變得至關重要。作為比較，所選的VCU118 平臺包含一個由 6840 組成的 XCVU9P Virtex Ultrascale+ Xilinx FPGA 數字信號處理器切片。雖然這是一個相對大量的DSP切片，但 在確定要有多少個濾波器時，還必須考慮通道 放置在織物中。???

為此，必須知道濾波器所需的輸入采樣率。表 1 顯示 合成FIR設計時所需的估計資源數量 在 FPGA 上，用于映射到潛在數字化 IC 數據路徑的多個用例 配置。每個篩選器的估計資源數來自 賽靈思LogiCORE處理器?IP FIR 編譯器 7.2 塊摘要。要查看此摘要， 在簡化的 MicroBlaze 設計中添加了一個濾波器，如圖 10 所示，即 在賽靈思 Vivado 中創建??設計套件 2018.2。250 MSPS和1 GSPS費率 是 FIR 將使用來自 轉換器，而 4 GSPS 情況假設數據輸入未抽取 直接從轉換器。每個FIR濾波器以250 MHz運行，以模擬 如果FIR濾波器位于基帶數據路徑中并且包含 96 個 16 位可重載系數。

圖 10.在FPGA中實現了具有一個FIR濾波器的MicroBlaze設計示例，以確定資源利用率。

考慮到 XCVU9P FPGA 的利用率百分比，很明顯 必須使用更大的FPGA，例如XCVU13P（具有12，288個DSP切片）來 包含所需的所有篩選器。對于 4 個 GSPS FIR 濾波器，至少有兩個 XCVU13P設備需要共享所有過濾器的資源負載， 這反過來又推高了設計成本。相比之下，所需的所有過濾器 強化DSP pFIR實現中使用的所有16個通道在 本文前面的部分完全包含在數字化IC中 自己實現一種不太復雜的系統設計方法。

FPGA 內部 FIR 的另一個主要問題是與高 DSP 切片資源利用率相關的設計復雜性。考慮如何構建篩選器。 在硅上，濾波器的設計固定在芯片中的單個位置，但 系數和權重可以通過數字方式改變，從而產生相對靜態的 實現。在FPGA結構中，FIR濾波器設計路由這些DSP切片 在芯片的各個區域。這意味著隨著過濾器的增長或變化， FPGA 的更多區域被消耗，DSP 切片之間的路由連接 變得越來越具有挑戰性。其次，其余部分的路由 FPGA設計可以通過擴展FIR濾波器設計來損害，這可能會使 在某些情況下，時序關鍵路由即使不是不可能，也很困難。

數字化元件功耗與 FPGA 功耗

轉換器采樣速率提高和多通道集成的一般行業趨勢通常會導致系統架構師分析系統功耗 在整體設計中實現DSP模塊時的功耗。歷史 這些DSP模塊已通過使用可編程邏輯實現， 例如在 FPGA 中找到的。但是，實現可配置塊 在FPGA中，通常會產生過多的整體系統功耗。

為了嘗試直接比較兩個系統，幾個簡單的參考設計 為VCU118創建，用于確定基于FPGA的濾波器方法在現實場景中功耗的相對差異。VCU118 是 之所以選擇它，是因為當時它直接擁有所有評估系統中最多的DSP 由賽靈思提供和支持。基于 VCU118，兩個 Vivado 項目分別是 為每個FIR輸入采樣率創建：一個帶濾波器，一個不帶濾波器。為 在 250 MHz 和 1 GHz 的情況下，設計中插入了 8 個 FIR 濾波器 類似于圖 10 所示。在4 GHz情況下，只有兩個FIR濾波器 由于資源利用率高而插入設計中。每個過濾器都使用 輸出 Xilinx LogiCORE DDS 編譯器 6.0 模塊，以確保使用有效數據。 同樣重要的是要注意，在合成后檢查了RTL以驗證 過濾器保留在設計中，確保它們沒有被優化掉。 在每個采樣率的第二個設計中，濾波器被移除，但所有 其他 IP 塊仍然存在。

一旦實施，設計就啟動了，電流測量 用于創建相對功率增量，以隔離 過濾器。濾波器的電流消耗可以在表2中每個濾波器列的測量功率下看到。然后，所有濾波器的總功耗為 使用為設計中有限數量的濾波器收集的數據進行外推 （8 個濾波器用于 250 MHz 和 1 GHz，兩個濾波器用于 4 GHz）。這個三角洲是 用于擴展到不同配置的基本比較單位 VCU118無法實現，但數字化儀IC可以實現。這 作者認為這對FPGA是相對公平的，或者可能對FPGA有利。 因為實際系統的功耗不太可能線性擴展。最后，結果 與各種濾波器實現的功率估計值進行比較 由 Xilinx 功率估算器 （XPE） 工具生成。3功率估算 遠高于外推結果，但這可能解釋了 由于利用率提高，功率非線性增加。

為了比較FPGA中FIR與硬化pFIR的功耗 數字化儀IC，將簡單濾波器設計的測量結果與 使用硬化pFIR的多通道系統的實際電流消耗 數字化儀 IC 上的 DSP 模塊。包括所有前端網絡和時鐘 電路，使用數字化儀IC平臺的總系統功耗 未啟用硬化 pFIR 約為 98.40 W。當所有16個硬化pFIR都啟用時，使用數字化儀的總系統功耗 IC平臺約為104.88 W。因此，功耗增量 多通道平臺中使用的硬化pFIR的總功率約為6.48 W 用于數字化 IC 系統上的所有 16 個接收通道。硬化的 pFIR 是 直接從ADC接收數據，并且必須以ADC采樣速率（4 GSPS）運行 對于這一代人。

但是，將這種功耗與消耗的功耗進行比較，就好像有 是 16 4 GSPS FPGA FIR 有點不合理，因為資源利用率 對于單個 Virtex Ultrascale+ 系列 FPGA 來說，這是不可能的高。因此， 將 250 MSPS 速率的 FPGA FIR 與硬化的 4 GSPS pFIR 進行比較，具有 表2和圖11顯示了32個FPGA FIR的功耗 （16 I FIR 和 16 Q FIR） 為 2.40 W。FPGA 中的濾波器運行了 16× 更多 比那些在硬化數字化儀IC DSP塊中慢，但FPGA仍然 功耗是硬化數字化儀IC的0.37×。比較 32 個 1 GSPS FPGA FIR 到硬化的 4 GSPS pFIR，FPGA FIR 繪制 7.04 W（已經比硬化的pFIR更高的功耗） 同時運行速度比硬化的 pFIR 慢 4×。比較 16 4 GSPS FPGA FIR 到 16 個強化的 4 GSPS pFIR，FPGA 消耗的功率是 2× 使用此系統配置。綜上所述，圖11顯示，數字化IC中硬化pFIR的功耗小于相應的 FPGA FIR 濾波器。此外，硬化的pFIR降低了FPGA的利用率。 DSP切片，這反過來又降低了設計的復雜性并降低了 總功耗。使用更高速率的濾波器還可以打開更多的寬帶 可能無法將數據速率降低到250 MSPS濾波器的用例。

圖 11.數字化儀 IC 內的硬化型 DSP 模塊可改善系統級功耗。

要考慮的最后一個因素是在 數字化儀IC等器件AD9081過度依賴FPGA資源。利用 在許多應用中，16個通道可能只是最終系統的一個小子陣列。 對于利用強化型DSP的系統集成商（如AD9081），他們 將擁有更靈活的大規模解決方案，以及更簡單的信號 鏈與通過添加 FPGA 擴展后端處理相比 資源。作者主要考慮的是具有中心系統的系統 處理模型，其中所有數據最終必須收斂到單個FPGA，用于 這個論點。在這種情況下，添加更多具有內置濾波功能的數據轉換器 當您擴展通道時，將需要更多的 SERDES 通道，但它在架構上是 易于管理，因為不需要更多的FPGA資源。沒有這些 強化的DSP功能，系統集成商將需要將多個FPGA連接在一起，以便為同一應用提供必要的資源， 這引入了大量的復雜性。

結論

圖中顯示了使用集成在單片數字化元件IC中的DSP模塊的系統，具體示例表明這些數字模塊 模塊可以提供所需的多通道幅度和相位均衡 相控陣、雷達、衛星通信和電子戰應用。一種使用pFIR數字濾波器和DUC/DDCNCO相位偏移的方法顯示 無需即可實現多通道寬帶均衡 用于在 FPGA 中合成的這些 DSP 模塊。用于此的系統 演示如圖 12 所示，稱為四通道 MxFE 平臺4和 可從ADI公司購買。具體而言，AD9081 MxFE IC 已被用作子陣列設計的骨干。示例 HDL， MATLAB 腳本和用戶文檔可在ADQUADMXFE1EBZ產品上找到 維基頁面（ADI公司2020）。16 發送/16 接收校準板 （ADQUADMXFE-CAL） 也可供購買。儀器儀表和5G市場也可能有興趣將這些技術用于子陣列測試。 以及測量或基站開發。

審核編輯：郭婷