作者：Michael Hennerich and Peter Delos

在單個單芯片中集成多個數字信號處理 （DSP） 模塊、寬帶數模轉換器 （DAC） 和寬帶模數轉換器 （ADC），現在可以減輕耗電 FPGA 資源的負載，從而實現更小的占位面積、更低功耗、更多的通道數平臺，這些平臺能夠以比以前更高的速率采樣。隨著這一新功能的出現，這些集成電路（IC）中出現了新穎的多芯片同步（MCS）算法，允許用戶在為系統供電或以其他方式對系統進行軟件修改時實現所有通道的已知（確定性）相位。因此，該確定性階段簡化了更廣泛的系統級校準算法，以實現輸出端的所有通道同步或連接到這些IC的前端網絡的輸入端。本文介紹的實驗結果演示了使用由多個數字化儀IC、時鐘源和數字接口組成的16通道接收器/發送器平臺時的MCS功能。

高級系統框圖

用于此測試的系統框圖如圖1所示，由四個集成式DAC/ADC/DSP IC組成，每個IC由4個12 GSPS DAC、4個4 GSPS ADC和12個數字上變頻器（DUC）和12個數字下變頻器（DDC）模塊組成。DUC/DDC 允許在數字域內進行頻率轉換和/或插值/抽取。使用注入電路板的單個500 MHz參考時鐘，然后利用基準鎖定時鐘緩沖器生成MCS所需的系統參考信號以及基帶處理器（BBP）數字接口所需的時鐘。該系統還包含四個獨立的鎖相環（PLL）頻率合成器，可生成從公共基準為每個數字化IC提供時鐘所需的12 GHz源。RF前端連接到每個數字化儀輸出/輸入，從而在邊緣啟動的RF連接器之間產生濾波和放大的信號。實施完整的配電解決方案。系統所需的所有電壓均由單個12 V電源產生。所有發射信號在電路板底部傳播，而所有接收信號在電路板頂部傳播，以實現最佳的通道間隔離。

圖1.用于演示MCS和多通道校準算法的系統的高級框圖。

子陣列時鐘樹結構

如前所述，子陣列時鐘樹由單個500 MHz基準電壓源組成，該基準源被拆分并發送到四個獨立PLL頻率合成器IC的基準輸入端，如圖1所示。該500 MHz信號還經過10 dB耦合、放大并發送到另一個時鐘緩沖器IC，該IC負責生成數字接口所需的系統基準電壓源（SYSREF）和BBP時鐘。這個時鐘樹的目標有三個，因為它：

允許單個通道 SYSREF 延遲，以校正 IC 之間的任何走線長度不匹配。

允許單獨的PLL/頻率合成器相位調整，從而確保各個數字化儀IC時鐘源之間的同步，以補償系統內的任何感應熱梯度。

使用戶能夠達到數字化IC的必要設置和保持要求。

選擇時鐘樹IC是為了證明借助這些芯片中存在的數字和模擬延遲模塊，可以在軟件和/或硬件中糾正各種電路板布局異常。最終的結果是一個時鐘樹，可以在每個IC的相同采樣時鐘周期內為所有需要的IC提供SYSREF脈沖。

帶基帶處理器的數字接口

四個數字化IC分別與BBP建立JESD204B或JESD204C數字鏈路接口。1,2該接口負責通過物理走線（SERDES）在BBP之間傳輸ADC和DAC代碼。此接口中使用的差分 SERDES 走線數稱為此鏈路的通道數 （L）。通過鏈路發送的轉換器位分辨率被視為 N'。通道化數據路徑的數量，也稱為虛擬轉換器，標記為 M。本文所示結果使用JESD204C鏈路，DAC側鏈路為M = 16，N' = 16，L = 4，ADC側鏈路為M = 8，N' = 16，L = 2。

數字化儀IC和BBP之間發送和接收數據的速率稱為通道速率。硅片上的DSP模塊（即DDC/DUC）允許用戶以與通過物理通道發送的數據速率不同的速率對數字化儀進行采樣。因此，通道速率取決于每個數據路徑的數字抽取/插值數據速率。對于這項工作，使用了250 MSPS I/Q數據速率。對于JESD204C接口，通道速率定義為：

而對于JESD204B接口，通道速率定義為：

本文所示結果對ADC和DAC側JESD204C鏈路均使用16.5 Gbps的通道速率。

每個JESD204B/JESD204C鏈路都可以在不同的子類中建立。這些子類根據是否需要多芯片同步或確定性延遲進行分離。在這項工作中，所示數據使用JESD204C子類1模式，因此利用SYSREF信號來對齊通過系統內存在的多個鏈路傳輸的數字數據部分。具體而言，在JESD204C子類1模式下，SYSREF信號用于對齊本地擴展多塊計數器（LEMC），其傳輸速率為：

其中 F 是每個通道的每個 JESD 幀的八位字節數，K 是每個單個多幀的幀數。對于這項工作，F = 8和K = 32，因此使用的LEMC速率為7.8125 MSPS。了解此 LEMC 速率非常重要，因為任何成功的 MCS 例程都需要證明不是 LEMC 速率整數倍的射頻頻率能夠實現確定性上電階段。

多芯片同步方法

在該系統中，寬帶集成ADC/DAC IC提供MCS電路，即使在IC內使用DUC/DDC DSP模塊時，也能在所有發射和接收RF通道上實現上電確定性相位。此 MCS 功能使用戶能夠在工廠校準期間填充查找表 （LUT），以最大限度地減少操作停機時間。任何成功的MCS演示都必須能夠在系統內所有通道上為每次嘗試的RF頻率、熱梯度和系統電源周期提供確定性相位。

集成的ADC/DAC IC包含12個DUC模塊和12個DDC模塊，如圖1所示。這些模塊中的每一個都包含一個插值（DUC）或抽取（DDC）子模塊，分別用于改變DAC數字輸入信號或ADC數字化輸出信號的數據速率。每個DUC/DDC中還包含一個復雜的數控振蕩器（NCO），它允許在數字域內進行頻率轉換。這些NCO中的每一個都能夠進行實時復數相位調整，因此可以修改DAC/ADC和BBP之間的數字信號，以補償各種SERDES走線長度失配。

這些ADC/DAC IC的MCS特性負責在數字化儀IC數據路徑的各個方面實現相位確定性。實現 MCS 的工作流程如圖 2 所示。

圖2.MCS 工作流涉及對齊數據路徑不同部分的單獨功能。

MCS 算法可以分為兩個獨立的函數：

一次性同步：此功能負責對齊通過子陣列系統內所有數字化儀IC的物理通道發送的基帶數據。

NCO 主從同步：此功能負責對齊子陣列系統內所有不同數字化儀 IC 中的所有 NCO。

一次性同步功能首先要求用戶定義JESD鏈路參數（如M、N'、L等），然后為任何所需的SYSREF平均配置同步邏輯（如果使用連續SYSREF脈沖）。此外，所需的 LEMC 延遲可用于強制在 SYSREF 邊沿之后的特定延遲生成 LEMC。完成此操作后，用戶將啟用每個數字化儀IC內的一次性同步位，然后請求在同一時鐘周期內將SYSREF脈沖發送到每個IC，如圖3所示。對于該系統，時鐘緩沖器IC中引入了模擬精細延遲，以允許同步SYSREF到所有數字化儀IC。通過查詢每個IC內的寄存器，可以執行后續檢查以驗證一次性同步過程是否成功執行，這些寄存器提供有關SYSREF信號與每個IC鏈路的LEMC邊界之間的相位關系的信息。一旦測量到穩定相位（即，一旦SYSREF-LEMC相位寄存器讀取0），用戶就知道所有數字化儀IC的LEMC都對齊了，然后用戶可以繼續NCO主從同步過程。對于此活動，為一次性同步描述的子任務包含在芯片制造商提供的應用程序編程接口 （API） 中。

圖3.MCS算法利用SYSREF信號實現單次同步，GPIO信號實現NCO主從同步，實現確定性階段。

NCO主從同步功能首先分配子陣列中的一個數字化儀IC作為主芯片，如圖3所示。然后，所有其他數字化儀被視為從屬IC。主IC的設置使得該器件的GPIO0引腳配置為輸出，并路由到三個從數字化儀IC的GPIO0網絡。從 GPIO0 網絡配置為輸入。然后，用戶可以選擇觸發 SYSREF 脈沖、LEMC 上升沿或 LEMC 下降沿。對于本文中顯示的數據，LEMC 上升沿用作 NCO 主從同步觸發源，GPIO 網絡通過 BBP 路由，而不是在子陣列上本地路由。接下來，DDC同步位切換為低電平，然后切換為高電平，以啟用ADC側NCO同步算法。同樣，微處理器對齊位切換為低電平，然后切換為高電平，以啟用DAC側NCO同步算法。

當請求此觸發時，在下一個 LEMC 上升沿，主數字化儀 IC 通過其 GPIO0 網絡置位高主輸出信號。該信號傳播到每個從設備的GPIO0輸入。在下一個LEMC邊緣，所有數字化儀IC都會經歷NCO復位算法。在此之后，對于NCO主從同步算法，任何LEMC脈沖都將被忽略。與一次性同步一樣，這些 NCO 主從同步子任務包含在 API 函數中，方便用戶使用。

同時使用單觸發同步和NCO主從同步功能可將兩個輸入對齊到每個DDC/DUC，使得每個接收和發送通道的輸出相位偏移在多次電源循環后可重復，如圖4所示。圖4中的數據顯示了系統在每次重新啟動期間在靜態熱梯度下運行時，每個接收和發送通道器在100個功率周期（由多個實心點表示）內的校準相位偏移。

圖4.執行 MCS 算法時，接收精細 DDC（左）和發射精細 DC（右）正確對齊。

從圖中的多個點可以看出，給定DDC/DUC的每種顏色的點在電源循環后都緊密聚集在同一位置，從而描繪了該特定通道的確定性階段。對于本測試中的數據，所有八個通道器DUC都用于發射端，而八個通道器DDC中僅使用了四個。然而，已經證實，在使用MCS算法時，所有八個通道器DDC實際上都提供了確定性相位。

如果PLL頻率合成器采樣時鐘和時鐘IC SYSREF在啟動時保持相同的相位關系，則在啟動時發出此算法將為每個通道建立一個確定性相位。但是，任何系統都會經歷熱梯度，這可能導致PLL時鐘漂移，如果不進行補償，則可能導致不同的上電階段。為了補償系統內的熱梯度漂移，該平臺利用PLL頻率合成器的相位調整。

PLL頻率合成器相位調整

所選的PLL頻率合成器IC經過精心挑選，允許向每個數字化儀IC注入相對采樣時鐘相位調整。通過創建反饋機制來補償熱漂移以及采樣時鐘與每個IC的SYSREF之間的PLL相位漂移，該機制可確保每個數字化儀IC的第一個發射通道與第一個數字化儀IC的第一個發射通道相位對齊。為了實現這種反饋環路，每個IC的第一個發射通道輸出一個信號，該信號與其他發射通道不同，如圖5所示。這四個信號被組合并發送到一個公共接收器，對于該系統，該系統標記為Rx0。

圖5.PLL頻率合成器相位調整功能允許每個數字化儀IC的第一個發射通道在子陣列上對齊。

獲得所有接收通道的同時接收數據，然后允許用戶應用互相關技術并確定這四個發射通道之間的復相位偏移，Φ發射偏移.PLL頻率合成器IC包含一個壓控振蕩器（VCO），其工作頻率?VCO_PLL.

測量的相位偏移 Φ發射偏移然后與所需的PLL相位調整Φ相關PLL_Adj和射頻頻率 ?載體這樣：

使用此公式，PLL頻率合成器相位可以調整新的已知量，以在所有電源周期的所有數字化儀IC之間建立公共傳輸基線，如圖6所示。圖6所示每個通道的開圓對應于第一個電源周期，而所有其他實心點對應于后續電源周期。從該圖中可以看出，所有數字化儀IC的第一（和第二）通道器校準的發射相位偏移是相位對齊的。在這種情況下，每個數字化儀IC的第二個通道選擇器也對齊，因為系統中的每個DAC使用兩個通道選擇器。

圖6.通過調整PLL相位，用戶可以對齊所有數字化儀IC的第一個發射通道。

在上一節討論的MCS例程之前添加此PLL頻率合成器相位調整步驟，從而通過強制系統達到相同的采樣時鐘-SYSREF相位關系（表現為所有數字化儀IC的發射對齊基線），在系統內的所有感應熱梯度上創建一個確定性相位。圖7顯示，可以通過每個PLL頻率合成器芯片上的溫度測量單元（TMU）檢測感應熱梯度。從圖 7 左下角的藍色軌跡可以看出，通過向系統施加不同的風扇氣流，有意誘導整個平臺上的溫度變化很大。然而，使用每個IC的PLL相位調整表明，無論施加到電路板上的氣流如何，當強制每個數字化儀IC的第一個發射通道器相互對齊時，每個接收和發送通道的校準NCO相位偏移都是確定的。通過觀察圖7頂部兩個圖上相同顏色的點的緊密簇，可以揭示這一點，盡管在不同的電源周期中對電路板施加了不同的熱梯度。

圖7.MCS功能與PLL相位調整功能結合使用，可證明所有接收和發送通道的上電相位確定性，無論平臺上感應的熱梯度如何。

圖7右下角所示的是輪詢的數字化儀IC寄存器，顯示了應用PLL頻率合成器相位偏移后測得的SYSREF-LEMC相位關系。從左下角圖中的橙色跡線可以看出，PLL頻率合成器相位調整完全補償了由不同感應熱梯度引起的任何測量的非零SYSREF相位。

已經測量了許多頻率，所有這些頻率都顯示出確定性的接收和發射相位。為本文選擇的特定頻率如圖8所示，當使用參考時鐘或LEMC的非整數倍時，MCS在許多感應熱梯度上得到證明。

圖8.本文中使用的RF頻率用于演示各種時鐘源上的MCS功能，包括參考時鐘和LEMC的非整數倍。

可擴展到多個子陣列

本文中顯示的數據主要集中在子陣列級別的 MCS 性能上，但還需要確保這些同步功能在更大的陣列級別和跨多個子陣列是可以實現的。為了實現這種更高級別的同步，需要一個陣列級時鐘樹，以確保對圖 1 所示每個子陣列的 SYSREF 請求同步到達每個子陣列的時鐘緩沖器 IC。然后，給定此標準，每個子陣列可以發出所需的SYSREF和BBP時鐘，如前所述，以便這些信號在較大的陣列上以相同的采樣時鐘周期到達子陣列數字化儀IC和BBP。該陣列級時鐘樹要求每個子陣列的時鐘分配具有實現到每個下游子陣列時鐘芯片 IC 的同步 SYSREF 請求分配所需的延遲調整塊。通過這種方式，連接到多個亞氓射線的多個BBP最終是同步的。

系統級校準算法

雖然前幾節中所示的MCS算法確實為每個接收和發射通道提供了上電確定性相位，但由于通道間RF前端走線長度存在差異，這些相位不一定在RF域內的所有通道上相位對齊。因此，雖然MCS算法確實簡化了陣列校準過程，但仍需要進行系統級校準程序，以對齊系統內每個RF通道的相位。

因此，除了執行MCS算法外，還需要開發一種高效的系統級校準算法。本文的系統級校準方法使用特定的基帶波形，并且完全獨立，無需任何外部設備。本文描述的系統能夠將單獨的基帶波形注入平臺上的每個通道選擇器。利用此功能，在子陣列中注入由每個發射通道器的一個周期脈沖組成的基帶波形，如圖9左下角所示。因此，每個發射通道選擇器僅輸出一個脈沖。但是，波形在所有發射通道器上交錯排列，因此整個系統一次只能輸出一個單周期脈沖。所有發射通道器的輸出在RF域內組合，然后分離并發送回所有接收通道，如圖9頂部所示。最后，對所有接收通道執行同步接收數據捕獲，并將數據保存到4096x16矩陣中，其中4096是為所有16個接收通道收集的樣本大小。

圖9.系統級校準算法與MCS結合使用，可快速實現系統中所有接收和發送通道的對齊。

然后沿第一列（對應于Rx0）垂直分析該數據，以定位Tx0通道選擇器脈沖，如圖9右下角的頂部子圖所示。識別出Tx0脈沖后，所有其他脈沖位置都是已知的，每個脈沖上升沿的復數相位被計算并保存到一個1x16矢量中，該矢量對應于整個系統所有發射通道中存在的測量相位偏移。有了這些知識，并使用Tx0作為基準參考，然后根據測量的偏移修改所有發射通道的復數相位。

類似地，由于相同的組合信號被發送到所有接收通道，因此數據沿矩陣水平分析（查看所有接收通道）。然后相對于Rx0測量所有接收通道的復數相位，并將其保存到對應于系統中存在的測量接收相位偏移的1x16矢量中。然后在整個子陣列中調整接收NCO復數相位，以相對于Rx0對所有通道進行相位對齊，如圖10中所有16個接收通道的同相（I）和正交相位（Q）ADC代碼所示。可能會注意到，雖然圖10中的相位圖對齊了所有通道，但它的幅度不一定對齊了所有通道。然而，使用這些數字化儀IC上現有的片上有限脈沖響應（FIR）濾波器，也可以實現跨通道的幅度和相位對齊，而無需分配耗電的FPGA資源來實現相同的結果。

圖 10.16通道接收I&Q相位對齊借助MCS和獨立的系統級校準算法實現。

這種系統級校準算法目前在 MATLAB 中實現，大約需要三秒鐘才能完成。但是，如果使用硬件描述語言（HDL）實現，則可以在保持完全獨立的算法的同時進一步縮短校準時間。此外，通過依賴 MCS算法，如果在啟動時系統頻率和幅度已知，用戶可以從查找表中加載相位偏移值，而無需 進行此系統級校準方法中描述的測量。在這種情況下，可以使用系統級校準方法來填充相位 在工廠校準期間保存到查找表中的偏移量。?

結論

使用ADI公司的四個AD9081 MxFE演示了成功的MCS工藝?IC作為子陣列的主干。借助四個ADF4371 PLL頻率合成器中的相位調整模塊，可以補償整個平臺的溫度梯度。HMC7043時鐘IC用于分配JESD204C接口所需的SYSREF和BBP時鐘。AD9081中的MCS算法允許簡化系統級校準，并為系統中存在的多個頻率和熱梯度提供上電確定性相位。本文還提出了一種高效的系統級校準算法，用于在工廠校準期間填充LUT，從而顯著縮短系統啟動時間。稱為 Quad-MxFE。該系統可從ADI公司購買。這項工作適用于任何相控陣雷達、電子戰、儀器儀表或5G平臺中存在的任何多通道系統。

審核編輯：郭婷