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SystemVerilog中的類(lèi)的賦值

芯片驗(yàn)證工程師 ? 來(lái)源:芯片驗(yàn)證工程師 ? 作者:芯片驗(yàn)證工程師 ? 2022-11-21 10:35 ? 次閱讀

當(dāng)我們聲明一個(gè)類(lèi)時(shí)還沒(méi)有分配內(nèi)存,只有在實(shí)例化(new())時(shí)才會(huì)分配內(nèi)存。這個(gè)時(shí)候?qū)ο缶浔?strong>指向被分配的內(nèi)存,下面是對(duì)象句柄賦值的示例:

class PCI;
 ……
 endclass
 PCI p1; //a variable 'p1' of type PCI is created.
 //Memory is not allocated.
 p1 = new; //this is where memory is allocated for 'p1'.

 PCI p2;
 p2 = p1; //class assignment

在上面的例子中,p2是一個(gè)PCI類(lèi)型的變量(尚未完成實(shí)例化分配內(nèi)存),而p1是一個(gè)完成了實(shí)例化的對(duì)象句柄。

當(dāng)賦值p2 = p1時(shí),實(shí)際上還是只有一個(gè)對(duì)象,“p1”和“P2”對(duì)象句柄現(xiàn)在都指向相同的內(nèi)存空間。

正因?yàn)樗鼈兌贾赶蛳嗤膬?nèi)存空間,所以“p1”對(duì)象的變化將反映到“p2”對(duì)象,反之亦然。

96fac5d6-675d-11ed-8abf-dac502259ad0.png

module class_TOP( );
 class PCITop;
 logic [31:0] addr;
 logic [31:0] data;
 function void disp (string instName);
 
 $display("[%s] addr = %h data = %h", instName, 
addr, data);
 endfunction
 endclass : PCITop
 
 PCITop PCI1, PCI2;
 
 initial begin;
 PCI1 = new;//create object PCI1
 PCI2 = PCI1; //class assignment
 PCI1.addr = 'h1234_5678; //using PCI1 handle
 PCI1.data = 'hf0f0_f0f0;
 PCI1.disp("PCI1");
 PCI2.disp("PCI2");
 PCI2.addr = 'h8765_4321; //using PCI2 handle
 PCI2.data = 'hff_0101;
 PCI1.disp("PCI1");
 PCI2.disp("PCI2");
 end
 endmodule

仿真log:

[PCI1] addr = 12345678 data = f0f0f0f0
[PCI2] addr = 12345678 data = f0f0f0f0
[PCI1] addr = 87654321 data = ffff0101
[PCI2] addr = 87654321 data = ffff0101
 V C S S i m u l a t i o n R e p o r t

上面的例子中,我們對(duì)對(duì)象“PCI1”的修改能反映到“PCI2”,對(duì)對(duì)象“PCI2”的修改也反映到了“PCI1”。

審核編輯:湯梓紅

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原文標(biāo)題:SystemVerilog中的類(lèi)的賦值

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