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SystemVerilog中的聯合(union)介紹

FPGA之家 ? 來源:FPGA之家 ? 2023-10-08 15:45 ? 次閱讀

基本聯合

在 SystemVerilog 中,聯合只是信號,可通過不同名稱和縱橫比來加以引用。

其工作方式為通過 typedef 來聲明聯合,并提供不同標識符用于引用此聯合。這些標識符稱為“字段”。

例如:


wKgZomUiXlyAX_iLAAAhIiPxz_8340.jpg

以上代碼創建了一種新類型,名為“union_type”。

此類型的位寬為 4 位,可作為“a”或“b”來引用。

此外,代碼最后一行創建了一個新信號,名稱為“my_union”且類型為“union_type”。

其使用語法為“.”。

例如:

wKgaomUiXm-AXQy-AAAoTeEqc5o077.jpg

在 Vivado 中運行此代碼時,原理圖如下所示:

80d5ea60-65ae-11ee-939d-92fbcf53809c.png

圖 1:基本聯合

請注意,my_union 位寬仍僅為 4 位,而以“a”或“b”來引用它的兩項分配均采用相同邏輯。針對 my_union 的分配使用的是“a”,而此聯合的讀取結果針對 out1 和 out2 則分別使用“a”和“b”。

聯合分兩種類型:打包 (packed) 和解包 (unpacked)。在上述示例中,我們指定的是打包聯合。默認情況下,如果不指定類型,編譯器將假定它采用解包聯合。

打包聯合與解包聯合的差別在于,在打包聯合中,其中所有標識符都必須采用打包類型,并且大小必須相同。

在上述示例中,“a”和“b”位寬均為 4 位。但如果其中之一為 4 位,而另一個為 2 位,則該工具中將生成錯誤。而在解包聯合中,標識符可采用解包類型并且大小無需相同。

因此,在上述 4 位和 2 位聯合示例中,刪除“packed”語句將使該工具能夠對 RTL 進行完整審查。

總而言之,打包聯合在綜合工具中所受支持更為廣泛,并且更便于概念化。對于本文中的前幾個聯合示例,我們使用的是打包聯合,但從此處開始直至文末,我們將展示解包聯合示例。

含多維字段的聯合

上述示例只是簡單演示了聯合的作用。讓我們來看下較為復雜的聯合示例:

wKgZomUiXoeAK2fBAAAay0r8Ty8031.jpg

同上,首先對聯合進行聲明,并創建類型為“union_type”的信號。差別在于,字段“a”位寬為 4 位,另一個字段“b”位寬同樣為 4 位,但后者排列為 2 個 2 位矢量。由于這兩個字段大小相同,并且字段“b”使用的是打包類型,因此這是一個合法的打包聯合。

其結構如下所示:

80e3fd3a-65ae-11ee-939d-92fbcf53809c.png

圖 2:含多維陣列的聯合

為此結構分配的 RTL 如下所示:

wKgaomUiXpuASRTEAAAqGzvcKzU043.jpg

原理圖如下所示:

80f30b22-65ae-11ee-939d-92fbcf53809c.png

圖 3:多維聯合的原理圖

含結構的聯合

聯合還可配合結構一起使用。就像所有打包聯合一樣,結構大小必須與聯合中的任何其他類型的大小相同。

例如:

wKgZomUiXrGALW8gAAA1bBhuiPc970.jpg

此 RTL 介紹的聯合包含 2 個位寬均為 10 位的字段。第一個字段為名為“data”且位寬為 10 位的矢量。第二個字段采用包含 5 個字段的結構,這些字段的大小總和同樣為 10 位。

為此創建的結構如下所示:

80fa047c-65ae-11ee-939d-92fbcf53809c.png

圖 4:含結構的聯合

由于當前聯合中包含結構,因此其正確的引用方式是引用聯合中的結構:

wKgaomUiXsKAK42xAAAfoypBdW0368.jpg

解包聯合

如果聯合中的字段大小不同,或者如果聯合中的字段本身使用的類型為解包類型,那么此類聯合需聲明為解包聯合。

對于前一種情況,如果指定的聯合包含不同大小的字段,那么該聯合本身大小將設置為最大字段的大小。 示例 RTL:

wKgZomUiXtGAZjeeAAAb_EADTEM481.jpg

這樣即可創建如下所示結構:

8105de46-65ae-11ee-939d-92fbcf53809c.png

圖 5:含不同大小字段的解包聯合

含結構的解包聯合

與打包聯合相同,解包聯合同樣可以使用結構。

wKgaomUiXuKADDVvAAAjTsQ8Lgg247.jpg

以上示例將創建一個含兩個字段的聯合。其中一個字段為位寬 8 位的矢量“b1”,另一個字段為位寬 5 位的結構,此結構由一個位寬 4 位的矢量 a1 和一個位寬 1 位的矢量 a2 組成。

此聯合將作為位寬 8 位的矢量來創建,如下所示:

8109851e-65ae-11ee-939d-92fbcf53809c.png

圖 6:含結構的解包聯合

同上,由于聯合中包含結構,因此需按如下方式來引用信號:

wKgZomUiXviAMTLMAAAbu4ijY4E317.jpg







審核編輯:劉清

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原文標題:SystemVerilog 中的聯合 (union)

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關注!文章轉載請注明出處。

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