IC設(shè)計：特殊信號打拍方式 ? ?

1、AXI信號如何打拍

通常block的input和output信號存在時序問題時，我們通常采用寄存器打拍的方式，在兩個block直接插入reg，從而解決時序問題。

但是很多信號比較特殊不能隨意打拍，例如。AXI信號，握手信號等。此類信號有更高的要求。比如AXI總線中的slave_axi_awready表示寫地址通道已經(jīng)準(zhǔn)備好，能夠接受master寫地址了。此類信號具有很高的時序要求，不能隨意使用寄存器打拍，否則就會出現(xiàn)在slave端口已經(jīng)將slave_axi_awready拉低，而在master端口存在延時認(rèn)為awready為高而導(dǎo)致繼續(xù)發(fā)waddr，從而導(dǎo)致waddr數(shù)據(jù)丟失。

Axi總線打拍模塊通常會采用特殊設(shè)計的IP模塊，將所有axi總線信號互聯(lián)到axi打拍ip上，起到一個橋接的作用，能夠解決時序問題。

2、mdio信號不允許打拍

還有一類信號是不允許打拍的，例如mdio信號。

Mdio協(xié)議是一種簡單的低速接口協(xié)議，規(guī)定了master和slave共同驅(qū)動一根信號線，因此存在如下情況：在T0周期由master驅(qū)動，在下一個周期，即T1周期由slave驅(qū)動。因此mdio信號不允許打拍，設(shè)計上只能將相關(guān)的邏輯放置在管腳附件，從而減少走線延時。因為mdio是低速接口協(xié)議，時鐘通常比較低，一般在100MHz以內(nèi)，因此時序違例的情況也很少見。

調(diào)度設(shè)計:RR調(diào)度原理 ? ?

1、RR輪詢調(diào)度？

RR輪詢調(diào)度指的是在一次輪詢響應(yīng)請求中，每個請求信號都會獲得響應(yīng)。

如下所示：輸入rr_req[3:0]為4個請求信號，輸出rr_grant[3:0]為4請求信號對應(yīng)的4個響應(yīng)信號：1表示有請求or響應(yīng)，信號為0表示無請求or響應(yīng)。如表所示，第1次,所有請求均有效，首先響應(yīng)低bit的請求，所以rr_grant[0]=1。第3次請求，請求rr_req[1]有效，但是在第2次中被響應(yīng)（rr_grant[1]=1），因此此次不再響應(yīng)，而是響應(yīng)rr_req[2]，所以rr_grant[2]=1.

2、Verilog是如何實現(xiàn)RR輪詢調(diào)度的？

在verilog實現(xiàn)中，僅僅采用簡單的組合邏輯和寄存器就可以實現(xiàn)rr輪詢調(diào)度，不需要狀態(tài)機等設(shè)計。

基本原理是鎖存上一次輸出請求響應(yīng)rr_grant[3:0]，并且生成相應(yīng)的有效位rr_mask[3:0]，從(rr_valid[3:0]&rr_mask[3:0])? 和? rr_valid[3:0]&(~rr_mask[3:0]) 選取不為0的作為獲得rr_grant_tmp，rr_grant_tmp再經(jīng)過組合邏輯并且取最低有效位。此處mask中1表示請求有效。

B列為請求信號rr_req[3:0]

C列pre_rr_result 為模塊內(nèi)部鎖存的上一拍rr_grant[3:0]。

D列rr_mask為pre_rr_result經(jīng)過組合邏輯得到的掩碼，rr_mask= {pre_rr_result[2:0],pre_rr_result[3]}-1’b1

E列 ~rr_mask為pre_rr_result經(jīng)過組合邏輯得到的掩碼，rr_mask=~（ {pre_rr_result[2:0],pre_rr_result[3]}-1’b1）

F列：rr_grant_tmp為B&D or B&E，取其中不為0的

G列：rr_grant_tmp經(jīng)過組合邏輯輸出最低有效位：(~rr_grant_tmp+1’b1)&rr_grant_tmp

編輯：黃飛

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