外部監測

　　DS314xx輸入時鐘監測邏輯不能監測1Hz輸入時鐘。此外，DS314xx DPLL不能因為缺少有效的1Hz輸入時鐘(即沒有時鐘沿)或頻偏而失效。如果需要監測1Hz輸入時鐘的有效信號和/或頻率，則必須在DS314xx器件外部增加監測功能。

　　對于來自系統或子系統(GPS接收機或IEEE 1588等從設備)的1Hz信號，系統可能已經對1Hz信號源進行了必要監測。這種情況下，系統軟件可從信號源接收時鐘的狀態信息，并且利用相應的VALCR位控制1Hz時鐘的有效工作或禁止。

　　如果系統沒有對1Hz信號源進行必要監測，則可在FPGA邏輯電路中構建監測電路。將來自DS314xx的高速時鐘信號(例如50MHz或100MHz)連接至FPGA。FPGA內部邏輯電路可在每個1Hz時鐘周期內對高速時鐘信號進行計數。如果使用100MHz時鐘信號時，以這種方式測量頻率時，分辨率可以達到0.01ppm。如果發現測得的頻率過高或過低，FPGA的監測邏輯電路可以指示頻率超出技術指標。隨后，系統軟件即可利用DS314xx器件中的VALCR位禁止1Hz時鐘操作。

　　工作在1Hz時鐘時，如果將VALCR位清零，DPLL將自動鎖定到下一優先級的有效輸入時鐘;如果沒有其它時鐘，則可切換到保持狀態。其它輸入可以是1Hz或更高頻率的任意時鐘。

　　1Hz輸入時鐘無效時，DS314xx DPLL的工作狀況

　　DPLL鎖定到一個停止翻轉(例如電纜斷開)的1Hz輸入時鐘時，DPLL不能快速識別時鐘沒有翻轉。這是因為信號出現時，DPLL每秒只能接收到一個相位更新。DPLL在數秒內才能退出鎖存狀態，并且可能在Prelocked/Prelocked2、鎖存、失鎖狀態之間切換狀態，不會進入保持狀態。

　　當DPLL退出鎖存狀態(如果使能，會在DS314xx INTREQ引腳產生中斷請求)，系統軟件應該有所反應，判斷1Hz信號故障，然后清除VALCR位。此時，允許DPLL切換到下一個有效輸入，或在沒有其它輸入時鐘的情況下進入保持狀態。

　　如果系統軟件沒有禁止失效的1Hz時鐘，DPLL在1Hz信號恢復時仍然嘗試鎖存到1Hz信號，DPLL鎖存將非常緩慢。特別是，DPLL頻率可能在最終鎖定到1Hz輸入時鐘之前，一直移動在HRDLIM字段設定的正、負門限。該鎖定過程可能花費數十或數百秒。如果系統軟件檢測到DPLL頻率偏離標稱值過多，可通過清零然后再置位輸入時鐘的VALCR位進行干預。從而允許DPLL使用其相位擴充程序在數秒內鎖定。

　　進入、退出保持狀態所需要的額外步驟

　　配置工作在1Hz時，DS314xx DPLL只有從DS314xx輸入時鐘模塊接收到“新選定的參考時鐘”信號時，才能退出保持狀態。為確保從1Hz時鐘產生該信號，系統軟件必須能夠執行以下操作：

　　無效的1Hz輸入時鐘必須標記為無效。通過清除相應的VALCR位或將輸入時鐘的優先級設置為0實現。

　　有效的1Hz輸入時鐘必須標記為有效。通過置位相應的VALCR位或將輸入時鐘的優先級設置為非零值實現。

　　如果將DPLL強制為保持狀態，系統軟件必須利用DPLLCR2.STATE字段執行額外的幾個步驟。當STATE字段返回到自動狀態轉換時，如果輸入時鐘保持有效，則不產生“新選定的參考時鐘”信號，DPLL不會退出保持狀態。為了避免這種現象，系統軟件應將DPLL STATE字段切回到自動狀態，然后執行以下步驟：

　　如果DPLLCR1.REVERT=0，則將其置1。

　　清除然后再置位最高優先級、有效輸入時鐘對應的VALCR位。

　　將REVERT位恢復到其原始值。

　　以上步驟使輸入時鐘模塊產生“新選定的參考時鐘”信號，它允許DPLL退出保持狀態并鎖定至最高優先級的有效輸入時鐘。

　　增大ppm調整以滿足Stratum 3標準所需的軟件支持

　　對于頻率≤ 0.06Hz，每秒鐘只有一次相位更新時，鎖定在1Hz輸入時鐘的DS314xx DPLL的頻率變化非常緩慢。例如，在鎖存狀態下，改變9.2ppm的頻率可能需要10分鐘以上的時間。為了滿足stratum 3標準，系統需要在100s內鎖定至新的輸入時鐘。如果輸入時鐘的頻率與DPLL的當前頻率相差高達9.2ppm，如果DPLL采用常規的鎖存機制，顯然不能滿足100s的要求。

　　幸運的是，系統軟件可利用以下步驟大大加速這一過程：

　　從DS31400外部的時鐘監測器獲得新的1Hz輸入時鐘的頻率。

　　(如果信號發生頻率躍變，這也可能是當前1Hz時鐘信號的新頻率。)

　　計算新頻率與FREQ寄存器字段讀取的當前DPLL頻率之差。

　　將DPLL當前頻率寫入手動保持頻率字段HOFREQ。

　　將DPLLCR2.HOMODE和MINHO設置為01，將DPLL配置為手動保持。

　　通過設置DPLLCR2.STATE=010，強制DPLL進入保持狀態。

　　調整HOFREQ字段的手動保持頻率，將其更改到新的頻率。為達到GR-1244 stratum 3標準要求，變化率應小于2.9ppm/s。

　　通過設置DPLLCR2.STATE=000，允許DPLL進行自動狀態轉換。

　　清除然后置位相應的VALCR位，允許DPLL退出保持狀態。

　　將DPLLCR2.HOMODE和MINHO設置為10。

　　DPLL將快速鎖定至1Hz輸入時鐘。

　　輸出、輸入之間的相位差不為零

　　DS314xx DPLL開始跟蹤1Hz輸入時鐘時，它將輸入時鐘的當前相位設置為其相位目標，該目標相位通常為0°。DPLL鎖定時，DPLL的PHASE寄存器字段中的零值或接近于零的數值表示DPLL已經鎖定到選定的目標相位。該DPLL的輸出時鐘信號與DPLL的目標相位對齊，因此與1Hz輸入時鐘之間存在一個固定的相位關系，通常是一個不為零的數值。

　　對于要求輸出必須與1Hz輸入同相的應用，或者輸出與輸入相位必須存在受系統控制的相位關系時，Maxim提供的DS31408和DS31415兩款器件能夠滿足這一需求，這些器件包含另外一個稱為時間引擎的模塊。該時間引擎使得器件能夠鎖定至1Hz輸入時鐘，并產生相位精確的輸出時鐘。

　　總結

　　Maxim的DS314xx時鐘同步IC可以進行現場升級，使其鎖定至1Hz (1PPS)輸入時鐘信號。利用外部1Hz信號監測電路，并借助本文介紹的系統軟件提供少量支持，即可將DS314xx器件構建成符合標準的時鐘同步系統，能夠工作在1Hz和更高頻率的任意輸入時鐘。