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　　由于偶爾需要支持遠程射頻頭內的射頻卡，大多數射頻卡會采用一個基于鏈路到基站的恢復時鐘作為輸入時鐘。這些單輸入時鐘的質量很差，可能需要清理明顯的抖動，為的是有效生成射頻卡上的其他時鐘。

　　因此，射頻卡時鐘樹的核心必須是一個具有可編程輸出頻率的抖動衰減器。本文的其余部分將討論性能屬性和需要這些性能屬性的原因，以及其他時鐘樹要求。

　　射頻卡架構注意事項

　　當今，大多數基站射頻卡設計執行的許多操作都需要在數字域中建立或終止LTE或多載波GSM等協議信號。這是處理錯誤校正、信道映射和數字分割I、Q數據流的更簡單方法。這種復合信號的復雜數據流還需要在發送和接收兩個方向進行非常小心的濾波/信號處理。在數字域這樣做可以避免像精密元件值匹配的代價。

　　盡管數字操作多種多樣，在某些時候信號必須調制成一個載波，它可以在824MHz～2.62GHz范圍內并以模擬信號傳輸。大多數基站架構的地址多信道協議包括LTE、WiMax和多載波GSM使用的單級模擬轉換方法，如圖1所示。

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　　圖1 典型的LTE射頻卡架構

　　在發送端，除第一次調制外，各子載波都合并成一個數字流。這個基帶信號隨后由DAC轉換為移相偏移模擬I、Q數據流，然后通過正交模擬混頻器向上轉換為傳輸頻率。可變和固定增益放大器以及雙工濾波器用于將有用信號沿著路徑提高到其傳輸頻段的所需強度，而只增加了少量噪聲及失真，同時最大限度減少了傳輸頻段以外的能量，以防止對其他射頻信道的干擾。

　　在接收端，射頻信號通常經過放大、濾波，然后通過一個混頻器轉換為75～250MHz范圍的較低中頻(IF)，在該范圍內射頻信號通過一個可變數量、經過濾波并最后由一個流水線ADC根據奈奎斯特準則采樣進一步放大。然后，在數字域中處理子載波的下變頻和解調。接收器的目標是在ADC獲得最小附加噪聲和互調失真之前，完成這個信號調理，同時避免超過ADC的最大范圍。

　　射頻卡架構師更愿意盡可能地集成時鐘樹。不僅是上述理由，而是由于每個時鐘樹元件都有自己的抖動貢獻，它可以推動時鐘信號超出規范。有了這種集成，不僅可產生射頻與中頻調制時鐘，而且可以產生ADC和DAC的采樣時鐘及其他數字元件時鐘，如CPU、ASIC和FPGA。

　　與涉及射頻信號路徑的時鐘相比，這些數字元件的時鐘通常有更寬泛的規格;周期抖動是最常見的主要問題。當隨著這些更敏感的時鐘在同一個芯片上生成這些時鐘時，會出現兩個問題。首先，數字時鐘信號很少是射頻卡輸入時鐘信號的整倍數，所以必須利用分數反饋或小數輸出分頻技術來生成。然而，這兩種技術要在時鐘芯片內和時鐘輸出上引入明顯的寄生含量。其次，數字時鐘芯片(或生成時產生的任何寄生含量)降至接近射頻、中頻或采樣頻率無法輕易過濾掉，所以必須加以避免。這些響應區域以外的頻率分量可能降低信噪比，無論是否作為寬帶噪聲(如果沒有濾波)還是通過混疊進入臨界頻率范圍都是如此。