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clk技術(shù)

使用OSERDES發(fā)送高速串行數(shù)據(jù)

OSERDES實現(xiàn)并串轉(zhuǎn)換，只需要管發(fā)送并不需要管接收到的數(shù)據(jù)如何，所以它的操作相對于ISERDES來說簡單；

2023-06-16 標(biāo)簽：FPGA設(shè)計 DDR SDR 1294 0

LVDS差分信號輸入輸出的處理方法

最近調(diào)試芯片遇到一個選擇題，需要決定數(shù)據(jù)接口的接口標(biāo)準(zhǔn)，是選用LVDS差分接口還是CMOS單端接口。

2023-06-16 標(biāo)簽：CMOS FPGA設(shè)計差分信號 2661 0

Verilog實現(xiàn)講解

寫verilog第一步肯定需要將輸入輸出端口，常量等信息補齊全；

2023-06-16 標(biāo)簽：寄存器 VCS 狀態(tài)機 651 0

認(rèn)識一下只有driver的驗證平臺

對于一個驗證平臺而言，最重要的角色是激勵的產(chǎn)生，最開始，driver是集合了數(shù)據(jù)的產(chǎn)生、發(fā)送于一體這么一個重要的角色（后面到進入真正UVM會將功能分離）。

2023-06-15 標(biāo)簽：仿真器 UVM CLK 768 0

聊聊使用Verdi去分析NBA Delay的問題

NBA 就是 NonBlocking Assignment，非阻塞賦值的縮寫。它通常用來描述一個用時鐘沿觸發(fā)的寄存器。

2023-06-09 標(biāo)簽：寄存器仿真器 VCS 1352 0

Easier UVM Code Generator Part 4:生成層次化的驗證環(huán)境

本文使用Easier UVM Code Generator生成包含多個agent和interface的uvm驗證環(huán)境。

2023-06-06 標(biāo)簽：UVM 生成器 CLK 1189 0

怎么設(shè)計一個Glitch Free的時鐘切換電路呢？

輸入sel，clka，clkb，sel為1輸出clka，sel為0輸出clkb。

2023-06-05 標(biāo)簽：時鐘源 CLK 異步時鐘 796 0

介紹一下奇數(shù)分頻器的設(shè)計

入門從簡單開始，先來個三分頻分析一下。三分頻其實就是把輸入時鐘的三個周期當(dāng)作一個周期，具體波形如圖所示。

2023-06-05 標(biāo)簽：分頻器計數(shù)器觸發(fā)器 1292 0

任意偶數(shù)的分頻器設(shè)計

所謂“分頻”，就是把輸入信號的頻率變成成倍數(shù)地低于輸入頻率的輸出信號。

2023-06-05 標(biāo)簽：驅(qū)動器分頻器計數(shù)器 1459 0

怎么設(shè)計一個32bit浮點的加法器呢？

設(shè)計一個32bit浮點的加法器，out = A + B，假設(shè)AB均為無符號位，或者換個說法都為正數(shù)。

2023-06-02 標(biāo)簽：C語言加法器 CLK 1345 0

介紹Verilog的2大類時序控制方法

Verilog 提供了 2 大類時序控制方法：時延控制和事件控制。事件控制主要分為邊沿觸發(fā)事件控制與電平敏感事件控制。

2023-06-02 標(biāo)簽：Verilog 觸發(fā)器時序控制器 990 0

Verilog任務(wù)與函數(shù)的區(qū)別

和函數(shù)一樣，任務(wù)（task）可以用來描述共同的代碼段，并在模塊內(nèi)任意位置被調(diào)用，讓代碼更加的直觀易讀。

2023-06-01 標(biāo)簽：Verilog 時序控制器 CLK 1608 0

Verilog除法器設(shè)計

取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實例中是 3bit 數(shù)據(jù)）。

2023-05-30 標(biāo)簽：寄存器 Verilog 除法器 1190 0

HDB3編解碼簡析

此次需求提供的十分明確，給出了編碼規(guī)則及示例，明確了編解碼端口要求；仿真模塊根據(jù)設(shè)計進行適配。

2023-05-15 標(biāo)簽：VHDL語言編解碼 RST 2037 0

編寫一個創(chuàng)建模塊dut實例的測試平臺

編寫一個創(chuàng)建模塊dut實例（具有任何實例名稱）的測試平臺，并創(chuàng)建一個時鐘信號來驅(qū)動模塊的clk輸入。時鐘周期為 10 ps。時鐘應(yīng)初始化為零，其第一個轉(zhuǎn)...

2023-03-13 標(biāo)簽：Verilog HDL 時鐘信號 1389 0

解讀ADC采樣芯片EV10AQ190A的工作模式

直接說重點，任意一個輸入端口輸入的模擬信號同時進入ADC芯片的四個核（也可以理解為4個通道），這四個核的時鐘輸入是由內(nèi)部時鐘電路（Clock Circu...

2023-02-24 標(biāo)簽：模擬信號時鐘電路 CLK 2035 0

構(gòu)建一個4位二進制計數(shù)器

構(gòu)建一個4位二進制計數(shù)器，計數(shù)范圍從0到15（包括0和15），計數(shù)周期為16。同步復(fù)位輸入時，將計數(shù)器重置為0。

2022-12-02 標(biāo)簽：二進制計數(shù)器時序電路 5219 0

JESD204B具體調(diào)試過程

說的是一塊數(shù)字采集板的調(diào)試，主要器件也不多，主要是公司的ADC，ADI的時鐘芯片和Xilinx的FPGA，還有一些DC-DC和LDO。

2022-11-18 標(biāo)簽：fpga ldo DC-DC 1421 0

FPGA中實現(xiàn)信號延時的資源消耗

在FPGA設(shè)計中我們經(jīng)常會遇到對一個信號進行延時的情況，一般只延時一個或幾個CLK時，通常是直接打拍，如果要延時的CLK較多時，我們會選擇移位寄存器IP...

2022-06-30 標(biāo)簽：fpga 信號 CLK 2283 0

I2C通信的詳細講解

）I2C屬于串行通信，所有的數(shù)據(jù)以位為單位在SDA線上串行傳輸。

2021-06-25 標(biāo)簽：傳感器傳感器芯片 I2C 13.6萬 0

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LitePoint為全球最具創(chuàng)新力的無線設(shè)備制造商提供無線測試解決方案和服務(wù)，幫助他們確保其產(chǎn)品能夠滿足當(dāng)今高標(biāo)準(zhǔn)的消費者需求。LitePoint是無線測試領(lǐng)域的領(lǐng)先創(chuàng)新企業(yè)，其產(chǎn)品開箱即用，可用于測試全球范圍內(nèi)最廣泛使用的無線芯片組。LitePoint與智能手機、平板電腦、個人電腦、無線接入點和芯片組的領(lǐng)先制造商合作。LitePoint也在新興互聯(lián)設(shè)備（物聯(lián)網(wǎng)）測試領(lǐng)域處于前沿。LitePoint總部位于加利福尼亞州硅谷，并在全球設(shè)有辦事處，是測試和工業(yè)應(yīng)用自動化設(shè)備領(lǐng)先供應(yīng)商泰瑞達（Teradyne）（納斯達克股票代碼：TER）的全資子公司。泰瑞達 2019 年營收為 23 億美元，其目前在全球范圍內(nèi)擁有 5，500 名員工。
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