完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>
標(biāo)簽 > 時(shí)序
這里所說(shuō)的時(shí)序其實(shí)就是指時(shí)序圖,又名序列圖、循序圖、順序圖,是一種UML交互圖。它通過(guò)描述對(duì)象之間發(fā)送消息的時(shí)間順序顯示多個(gè)對(duì)象之間的動(dòng)態(tài)協(xié)作。
文章:212個(gè) 瀏覽:37381次 帖子:229個(gè)
什么是全局中斷?全局中斷使能位控制著“所有”中斷,它如果關(guān)閉的話會(huì)屏蔽其它中斷,有人經(jīng)常關(guān)閉它,防止其它中斷帶來(lái)干擾,比如在使用GPIO模擬某個(gè)時(shí)序時(shí),...
最近硬件測(cè)試工程師反饋一個(gè)BUG,和IIC的時(shí)序有關(guān),這個(gè)BUG目前沒(méi)有帶來(lái)使用方面的影響,但是不符合規(guī)范,要求整改。我們使用的單片機(jī)是cortex-m...
FPGA的數(shù)字信號(hào)處理:重寫(xiě)FIR邏輯以滿足時(shí)序要求
在上一篇文章中(FPGA 的數(shù)字信號(hào)處理:Verilog 實(shí)現(xiàn)簡(jiǎn)單的 FIR 濾波器)演示了在 Verilog 中編寫(xiě)自定義 FIR 模塊的初始demo...
2023-06-09 標(biāo)簽:fpga存儲(chǔ)器數(shù)字信號(hào)處理 877 0
PSRAM避坑指南-關(guān)鍵知識(shí)點(diǎn)講解
以上分享了PSRAM接口一些關(guān)鍵的知識(shí)點(diǎn),大部分是容易理解錯(cuò)誤,且導(dǎo)致問(wèn)題的點(diǎn),基本上理解這些點(diǎn)就能解決大部分問(wèn)題了,作為入門(mén)參考也可以先看這篇,先有個(gè)...
這種接口電路中,采用單路方式傳輸,每個(gè)基色信號(hào)采用6位數(shù)據(jù),共18位RGB數(shù)據(jù),因此,也稱(chēng)18位或18bit LVDS接口。此,也稱(chēng)18位或18bit ...
FPGA設(shè)計(jì)中經(jīng)常犯的10個(gè)錯(cuò)誤
本文列出了FPGA設(shè)計(jì)中常見(jiàn)的十個(gè)錯(cuò)誤。我們收集了 FPGA 工程師在其設(shè)計(jì)中犯的 10 個(gè)最常見(jiàn)錯(cuò)誤,并提供了解決方案的建議和替代方案。本文假定讀者已...
2023-05-31 標(biāo)簽:fpgaFPGA設(shè)計(jì)RTL 1230 1
Vivado增量編譯的基本概念、優(yōu)點(diǎn)、使用方法以及注意事項(xiàng)
隨著FPGA設(shè)計(jì)的復(fù)雜度不斷提高,設(shè)計(jì)人員需要選擇更為高效的設(shè)計(jì)流程來(lái)保證開(kāi)發(fā)效率和減少開(kāi)發(fā)成本。其中,Vivado增量編譯是一種非常重要的設(shè)計(jì)流程。本...
2023-05-25 標(biāo)簽:fpgaFPGA設(shè)計(jì)時(shí)序 4862 0
TFT-LCD電容觸摸屏模塊(RGB接口)驅(qū)動(dòng)時(shí)序設(shè)計(jì)
上兩篇已經(jīng)總結(jié)和分享了RGB接口TFT-LCD觸摸屏的相關(guān)內(nèi)容。本篇使用Verilog語(yǔ)言實(shí)現(xiàn)RGB的驅(qū)動(dòng)時(shí)序。
邏輯鎖定功能可以將FPGA中的代碼模塊在固定區(qū)域?qū)崿F(xiàn),優(yōu)化時(shí)序性能,提升設(shè)計(jì)可靠性。 增量編譯功能,可以使設(shè)計(jì)更快速時(shí)序收斂,加快編譯速度。
Lesson38 圖像傳感器介紹與設(shè)計(jì)架構(gòu)
? 圖1 實(shí)驗(yàn)平臺(tái) 視頻內(nèi)容: Lesson38 圖像傳感器介紹與設(shè)計(jì)架構(gòu)(本節(jié)視頻) ??? ● 介紹CCD與CMOS圖像傳感器 ??? ● 圖像傳感...
時(shí)序邏輯電路會(huì)復(fù)雜很多,強(qiáng)烈推薦mooc上華中科技大學(xué)的數(shù)字電路與邏輯設(shè)計(jì),是我看過(guò)講得最清楚的數(shù)電課。
2023-05-14 標(biāo)簽:fpga寄存器時(shí)序邏輯電路 2482 0
Verilog邊沿檢測(cè)的基本原理和代碼實(shí)現(xiàn)
本文將從Verilog和邊沿檢測(cè)的基本概念入手,介紹Verilog邊沿檢測(cè)的原理和應(yīng)用代碼示例。
2023-05-12 標(biāo)簽:Verilog數(shù)字信號(hào)時(shí)序 4110 0
流水線設(shè)計(jì)通常可以在一定程度上提升系統(tǒng)的時(shí)鐘頻率,因此常常作為時(shí)序性能優(yōu)化的一種常用技巧。如果某個(gè)原本單個(gè)時(shí)鐘周期完成的邏輯功能塊可以進(jìn)一步細(xì)分為若干個(gè)...
FPGA中的fast corner和slow corner介紹
在FPGA的時(shí)序分析頁(yè)面,我們經(jīng)常會(huì)看到`Max at Slow Process Corner`和`Min at Fast Process Corner...
用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程
今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進(jìn)階》系列:用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程。
繼《XDC 約束技巧之 I/O 篇(上)》詳細(xì)描述了如何設(shè)置 Input 接口 約束后,我們接著來(lái)聊聊怎樣設(shè)置 Output 接口約束,并分析 UCF ...
對(duì)于邏輯N而言,由clka產(chǎn)生數(shù)據(jù),clkc采樣數(shù)據(jù),在它們周期的最小公倍數(shù)內(nèi),最嚴(yán)格的時(shí)序是3ns產(chǎn)生數(shù)據(jù),在4ns采樣。只要保證最嚴(yán)格的情形下,電路...
《XDC 約束技巧之時(shí)鐘篇》中曾對(duì) I/O 約束做過(guò)簡(jiǎn)要概括,相比較而言,XDC 中的 I/O 約束雖然形式簡(jiǎn)單,但整體思路和約束方法卻與 UCF 大相...
路徑延遲用關(guān)鍵字 specify 和 endspecify 描述,關(guān)鍵字之間組成 specify 塊語(yǔ)句。
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語(yǔ)言教程專(zhuān)題
電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動(dòng)駕駛 | TI | 瑞薩電子 |
BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
無(wú)刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺(jué) | 無(wú)人機(jī) | 三菱電機(jī) | ST |
伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國(guó)民技術(shù) | Microchip |
Arduino | BeagleBone | 樹(shù)莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
DuerOS | Brillo | Windows11 | HarmonyOS |