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高密度等離子體化學(xué)氣相淀積(HDP CVD)工藝
隨著半導(dǎo)體技術(shù)的飛速發(fā)展，單個芯片上所能承載的晶體管數(shù)量以驚人的速度增
長，與此同時，半導(dǎo)體制造商們出于節(jié)約成本的需要迫切地希望單個晶圓上能夠容納更
多的芯片。這種趨勢推動了半導(dǎo)體器件特征尺寸的顯著減小，相應(yīng)地也對芯片制造工藝
提出了更高的要求，其中一個具有挑戰(zhàn)性的難題就是絕緣介質(zhì)在各個薄膜層之間均勻無
孔的填充，以提供充分有效的隔離保護，包括淺槽隔離(Shallow-Trench-Isolation)，金屬
前絕緣層(Pre-Metal-Dielectric)，金屬層間絕緣層(Inter-Metal-Dielectric)等等。本文所介
紹的高密度等離子體化學(xué)氣相淀積(HDP CVD)工藝自20 世紀90 年代中期開始被先進的
芯片工廠采用以來，以其卓越的填孔能力、穩(wěn)定的淀積質(zhì)量、可靠的電學(xué)特性等諸多優(yōu)
點而迅速成為0.25 微米以下先進工藝的主流。圖1 所示即為在超大規(guī)模集成電路中
HDP CVD 工藝的典型應(yīng)用。
隨著半導(dǎo)體技術(shù)的飛速發(fā)展，單個芯片上所能承載的晶體管數(shù)量以驚人的速度增
長，與此同時，半導(dǎo)體制造商們出于節(jié)約成本的需要迫切地希望單個晶圓上能夠容納更
多的芯片。這種趨勢推動了半導(dǎo)體器件特征尺寸的顯著減小，相應(yīng)地也對芯片制造工藝
提出了更高的要求，其中一個具有挑戰(zhàn)性的難題就是絕緣介質(zhì)在各個薄膜層之間均勻無
孔的填充，以提供充分有效的隔離保護，包括淺槽隔離(Shallow-Trench-Isolation)，金屬
前絕緣層(Pre-Metal-Dielectric)，金屬層間絕緣層(Inter-Metal-Dielectric)等等。本文所介
紹的高密度等離子體化學(xué)氣相淀積(HDP CVD)工藝自20 世紀90 年代中期開始被先進的
芯片工廠采用以來，以其卓越的填孔能力、穩(wěn)定的淀積質(zhì)量、可靠的電學(xué)特性等諸多優(yōu)
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