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本文檔的主要內(nèi)容詳細介紹的是FPGA的一些經(jīng)典面試題資料合集
1：什么是同步邏輯和異步邏輯？（漢王）
同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。答案應(yīng)該與上面問題一致
〔補充〕：同步時序邏輯電路的特點：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當(dāng)時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入x 有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定的。異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。
2：同步電路和異步電路的區(qū)別：
同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。
3：時序設(shè)計的實質(zhì)：
電路設(shè)計的難點在時序設(shè)計，時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立/ 保持時間的而要求。
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