為什么要學硬件語法篇：大家都知道軟件設計使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設計使用的是HDL語言，例如VHDL和VerilogHDL。說的直白點，FPGA的設計就是邏輯電路的實現，就是把我們從數字電路中學到的邏輯電路功能，使用硬件描述語言（Verilog/VHDL）描述出來，這需要設計人員能夠用硬件編程思維來編寫代碼，以及擁有扎實的數字電路功底。

　　硬件語法篇包含了哪些內容：該篇不僅僅是介紹了Verilog HDL基本概念和語法，更著重講解了Verilog HDL的基本設計思想及優良的代碼書寫規范和風格。

　　Verilog 是Verilog HDL的簡稱，Verilog HDL是一種硬件描述語言（HDL：HardwareDescription Language），硬件描述語言是電子系統硬件行為描述、結構描述、數據流描述的語言。利用這種語言，數字電路系統的設計可以從頂層到底層（從抽象到具體）逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。然后，利用電子設計自動化（EDA）工具，逐層進行仿真驗證，再把其中需要變為實際電路的模塊組合，經過自動綜合工具轉換到門級電路網表。接下去，再用專用集成電路ASIC或現場可編程門陣列FPGA自動布局布線工具，把網表轉換為要實現的具體電路布線結構。

　　在FPGA的設計中，我們有多種設計方式，如繪制原理圖、編寫描述語言代碼等。早期的工程師對原理圖的設計方式情有獨鐘，這種輸入方式能夠很直觀的看出電路的結構并快速理解電路。隨著邏輯規模的不斷攀升，邏輯電路也越來越復雜，這種輸入方式就會顯得力不從心，應付簡單的邏輯電路還算實用，應付起復雜的邏輯電路就不行了。因此取而代之的便是編寫描述語言代碼的方式，現今的絕大多數設計都是采用代碼來完成的。

　　目前，主流的硬件描述語言有兩種：一種是VHDL，另一種是Verilog。VHDL的全名VeryHigh Speed Integrated Circuit Hardware Description Language，即VHSIC，譯為超高速集成電路的硬件描述語言。VHDL發展較早，語法嚴謹；Verilog類似C語言，語法風格比較自由。

　　Verilog 和VHDL這兩種硬件描述語言都已成為了IEEE標準，VHDL是在1987年成為IEEE標準，Verilog 則在1995年才正式成為IEEE標準。之所以VHDL比Verilog早成為IEEE標準，這是因為VHDL是美國軍方組織開發的，而Verilog則是從一個普通的民間公司的私有財產轉化而來，基于Verilog的優越性，才成為的IEEE標準，因而有更強的生命力。對于初入FPGA的新手而言，掌握一種硬件描述語言是必要的。