數字系統設計分為硬件設計和軟件設計, 但是隨著計算機技術、超大規模集成電路（CPLD、FPGA）的發展和硬件描述語言（HDL, Hardware Description Language）的出現，軟、硬件設計之間的界限被打破，數字系統的硬件設計可以完全用軟件來實現，只要掌握了HDL語言就可以設計出各種各樣的數字邏輯電路。
1.1  老的硬件設計方法
老的硬件設計方法有如下幾個特征：
（1）         采用自下而上的設計方法
    使用該方法進行硬件設計是從選擇具體元器件開始，并用這些元器件進行邏輯電路設計，從而完成系統的硬件設計，然后再將各功能模塊連接起來，完成整個系統的硬件設計，
（2）         采用通用邏輯元器件

通常采用74系列和CMOS4000系列的產品進行設計

（3）         在系統硬件設計的后期進行調試和仿真

只有在部分或全部硬件電路連接完畢，才可以進行電路調試，一旦考慮不周到，系統設計存在較大缺陷，則要重新設計，使設計周期延長。

（4）         設計結果是一張電路圖

當設計調試完畢后，形成電原理圖，該圖包括元器件型號和信號之間的互連關系等等。

    老的硬件設計方法已經使用了幾十年，是廣大電子工程師熟悉和掌握的一種方法，但是現在這種方法老了，不僅方法老了，就連使用的元器件也老了。

1.2  使用HTL的硬件設計方法

    所謂硬件描述語言，就是利用一種人和計算機都能識別的語言來描述硬件電路的功能，信號連接關系及定時關系，它可以比電原理圖更能表示硬件電路的特性。

該方法有如下特征：

（1）         支持自頂向下的設計方法

    所謂自頂向下的設計方法就是從系統的總體要求出發，自頂向下分三個層次對系統硬件進行設計。

    第一個層次是行為描述，所謂行為描述，實際就是對整個系統的數學模型的描述，在行為描述階段，并不真正考慮其實際操作和算法怎么實現，而是考慮系統的結構和工作過程是否能達到系統設計規格書的要求。

    第二個層次是數據流描述，又稱為寄存器描述或RTL方式描述，該描述比行為描述更注重硬件的具體實現，通過該描述可以導出系統的邏輯表達式，為邏輯綜合作準備，當然進行邏輯綜合和邏輯綜合工具的能力有關，當然設計人員還必須了解邏輯綜合工具的說明和規定，

    第三個層次為邏輯綜合。該層次把RTL描述的程序轉換成基本邏輯元件表示的文件，該文件就象老的設計方法中的電原理圖。

（2）         采用大量的ASIC芯片

（3）         早期仿真以確定系統的可行性

（4）         使設計更容易

只需寫出系統的HDL源程序文件，其它由計算機去做

（5）         全部設計文件就是HDL源程序文件

1.1 VHTL硬件設計語言

    當前ASIC制造商都自己開發了HDL語言，但是都不通用，只有美國國防部開發的VHDL語言成為了IEEE. STD_1076標準，并在全世界得到了承認。

該語言集成了各種HDL語言的優點，使數字系統設計更加簡單和容易。VHDL語言是一個規模龐大的語言,在使用它之前完全學會它是很難的,本書介紹的只是VHDL語言的一部分。 

1.2 VHDL語言的基本結構

VHDL語言通常包含實體(Entity)，構造體(Architecture)，配置(Configuration)，包集合(Package)，和庫(Library)五部分.其中實體用于描述所設計的系統的外部接口信號；構造體用于描述系統內部的結構和行為；建立輸入和輸出之間的關系；配置語句安裝具體元件到實體—結構體對，可以被看作是設計的零件清單；包集合存放各個設計模塊共享的數據類型、常數和子程序等；庫是專門存放預編譯程序包的地方。如下詳細介紹。