在以往汽車音響的系統(tǒng)設計當中， 一塊PCB上的最高時鐘頻率在30~50MHz已經(jīng)算是很高了，而現(xiàn)在多數(shù)PCB的時鐘頻率超過100MHz,有的甚至達到了GHz數(shù)量級。為此，傳統(tǒng)的以網(wǎng)表驅(qū)動的串行式設計方法已經(jīng)不能滿足今天的設計要求， 現(xiàn)在必須采用更新的設計理念和設計方法，即將以網(wǎng)表驅(qū)動的串行的設計過程， 改變成將整個設計各環(huán)節(jié)并行考慮的一個并行過程。也就是說將以往只在PCB布局、布線階段才考慮的設計要求和約束條件， 改在原理圖設計階段就給予足夠的關(guān)注和評估，在設計初期就開始分析關(guān)鍵器件的選擇，構(gòu)想關(guān)鍵網(wǎng)線的拓撲結(jié)構(gòu)， 端接匹配網(wǎng)絡的設定， 以及在布線開始前就充分考慮PCB的疊層結(jié)構(gòu)，減免信號間的串擾方法，保證電源完整性和時序等因素。

　　本文主要介紹在汽車音響導航系統(tǒng)中使用的高速DDR200,在兼顧高速電路的基本理論和專業(yè)化設計經(jīng)驗的指導下， 保證信號完整性的PCB設計方法。

　　1 什么是DDR 及其基本工作原理

　　DDR SDRAM, 習慣稱為DDR.DDR SDRAM即雙倍速率同步動態(tài)隨機存儲器。

　　DDR內(nèi)存是在SDRAM 內(nèi)存基礎上發(fā)展而來的。SDRAM在一個時鐘周期內(nèi)只傳輸一次數(shù)據(jù)， 它是在時鐘的上升期進行數(shù)據(jù)傳輸;而DDR內(nèi)存則是一個時鐘周期內(nèi)傳輸兩次數(shù)據(jù)， 它能夠在時鐘的上升期和下降期各傳輸一次數(shù)據(jù)，因此稱為雙倍速率同步動態(tài)隨機存儲器。DDR內(nèi)存可以在與SDRAM相同的總線頻率下達到雙倍的數(shù)據(jù)傳輸率。

　　如下圖1和圖2所示，DDR SDRAM相對SDRAM多了兩個信號： CLK# 與DQS。

　　CLK# 與正常CLK時鐘相位相反， 形成差分時鐘信號。而數(shù)據(jù)的傳輸在CLK與CLK# 的交叉點進行， 即在CLK的上升與下降沿(此時正好是CLK#的上升沿)都有數(shù)據(jù)被觸發(fā)，從而實現(xiàn)雙倍速率傳輸。

　　DQS(DQ STrobe、數(shù)據(jù)選取脈沖)是DDRSDRAM中的重要功能， 主要用來在一個時鐘周期內(nèi)準確的區(qū)分出每個傳輸周期，并在接收端使用DQS來讀出相應的數(shù)據(jù)DQ。

　　DQS在上升沿和下降沿都有效，與數(shù)據(jù)信號同時生成。DQS和DQ都是三態(tài)信號雙向傳輸。在讀操作時，DQS信號的邊沿在時序上與DQ 的信號邊沿處對齊， 而寫操作時，DQS信號的邊沿在時序上與DQ信號的中心處對齊。

　　下面以圖1-DDR SDRAM讀操作時序圖為例，說明DQS的控制原理：

　?、僭跊]有數(shù)據(jù)輸出的狀態(tài)時，DQS處于高阻抗水平。

　　② 接到READ指令后，DQS信號變?yōu)榈妥杩梗?并較數(shù)據(jù)輸出時間提前一個周期。

　?、?D Q S 信號在CLK與CLK# 的交叉點與數(shù)據(jù)信號同時生成，頻率與CLK相同。

　　④DQS信號持續(xù)到讀脈沖突發(fā)完了為止， 完了后再度恢復到高阻抗水平。

　　2 基本規(guī)格

　　DDR SDRAM的基本規(guī)格(表1)。

　　表1 DDR SDRAM的基本規(guī)格

　　3 DDR200 的PCB 設計方法

　　下面以汽車音響導航系統(tǒng)中使用的DDR200為例，從PCB疊層結(jié)構(gòu)的選擇、布線拓撲結(jié)構(gòu)、串擾、電源完整性和時序等方面考慮的PCB設計方法。

　　3.1 PCB疊層結(jié)構(gòu)的選擇

　　線路板的疊層結(jié)構(gòu)直接決定了信號在各導體層的傳輸速度及延遲時間。根據(jù)電路構(gòu)成及結(jié)構(gòu)限制，結(jié)合高速信號及電源的返回路徑等EMI要求，在設計初期確定好疊層結(jié)構(gòu)以及重要信號的布線層是十分重要的。本例的疊層結(jié)構(gòu)及重要信號的布線層如圖3 所示。

　　根據(jù)板材不同， 導體銅厚， 各絕緣層厚及介電常數(shù)等也會有差異，導致高速信號傳輸線的特性阻抗Zo及傳輸延時Tpd的不同。

　　板材中絕緣介質(zhì)的介電常數(shù)εr=4.0,絕緣層厚PP1=60μm,PP2=200μm,PP3=800μm,導體銅厚35μm,且線寬W=100μm時，信號在表層(L1、L6)的傳輸延時Tpd≒140ps,特性阻抗Zo≒56Ω，在內(nèi)層L3布線的傳輸延時Tpd≒170ps,特性阻抗Zo≒84Ω。