設計人員有各種模數轉換器(ADC)可以選擇，數字數據輸出類型是選擇過程中需要考慮的一項重要參數。目前，高速轉換器三種最常用的數字輸出是互補金屬氧化物半導體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。ADC中每種數字輸出類型都各有優劣，設計人員應根據特定應用仔細考慮。這些因素取決于ADC的采樣速率和分辨率、輸出數據速率、系統設計的電源要求，以及其他因素。本文將討論每種輸出類型的電氣規格，及其適合特定應用的具體特點。我們將從物理實現、效率以及最適合每種類型的應用這些方面來對比這些不同類型的輸出。

CMOS數字輸出驅動器

在采樣速率小于200 MSPS的ADC中，CMOS是很常見的數字輸出。典型的CMOS驅動器由兩個晶體管(一個NMOS和一個PMOS)組成，連接在電源(VDD)和地之間，如圖1a所示。這種結構會導致輸出反轉，因此，可以采用圖1b所示的背對背結構作為替代方法，避免輸出反轉。輸出為低阻抗時，CMOS輸出驅動器的輸入為高阻抗。在驅動器的輸入端，由于柵極與導電材料之間經柵極氧化層隔離，兩個CMOS晶體管的柵極阻抗極高。輸入端阻抗范圍可達k至M級。在驅動器輸出端，阻抗由漏電流ID控制，該電流通常較小。此時，阻抗通常小于幾百。CMOS的電平擺幅大約在VDD和地之間，因此可能會很大，具體取決于VDD幅度。

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由于輸入阻抗較高，輸出阻抗較低，CMOS的優勢之一在于通?？梢杂靡粋€輸出驅動多個CMOS輸入。CMOS的另一個優勢是低靜態電流。唯一出現較大電流的情況是CMOS驅動器上發生切換時。無論驅動器處于低電平(拉至地)還是高電平(拉至VDD)，驅動器中的電流都極小。但是，當驅動器從低電平切換到高電平或從高電平切換到低電平時，VDD與地之間會暫時出現低阻抗路徑。該瞬態電流是轉換器速度超過200 MSPS時，輸出驅動器中采用其他技術的主要原因。

另一個原因是轉換器的每一位都需要CMOS驅動器。如果轉換器有14位，就需要14個CMOS輸出驅動器來傳輸每一位。一般會有一個以上的轉換器置于單個指定封裝，常見為八個。采用CMOS技術時，意味著數據輸出需要高達112個輸出引腳。從封裝角度來看，這不太可能實現，而且還會產生高功耗，并使電路板布局變得更加復雜。為了解決這些問題，我們引入了使用低壓差分信號(LVDS)的接口。

LVDS數字輸出驅動器

與CMOS技術相比，LVDS具備一些明顯優勢。它可以在低電壓信號(約350 mV)下工作，并且為差分而非單端。低壓擺幅具有較快的切換時間，可以減少EMI問題。差分這一特性可以帶來共模抑制的好處。這意味著耦合到信號的噪聲對兩個信號路徑均為共模，大部分都可被差分接收器消除。LVDS中的阻抗必須更加嚴格控制。在LVDS中，負載阻抗應約為100 ，通常通過LVDS接收器上的并聯端接電阻實現。此外，LVDS信號還應采用受控阻抗傳輸線進行傳輸。差分阻抗保持在100 時，所需的單端阻抗為50 。圖2所示為典型LVDS輸出驅動器。

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如圖2中LVDS輸出驅動器拓撲結構所示，電路工作會在輸出電源產生固定直流負載電流。這可以避免輸出邏輯狀態躍遷時典型CMOS輸出驅動器中出現的電流尖峰。電路中的標稱源電流/吸電流設為3.5 mA，使得端接電阻100 時典型輸出電壓擺幅為350 mV。電路的共模電平通常設為1.2 V，兼容3.3 V、2.5 V和1.8 V電源電壓。

有兩種書面標準可用來定義LVDS接口。最常用的標準之一是ANSI/TIA/EIA-644規格，標題為《低壓差分信號(LVDS)接口電路的電氣特性》。另一種是IEEE標準1596.3，標題為《可擴展一致性接口(SCI)的低壓差分信號IEEE標準》。

LVDS需要多加注意信號路由的物理布局，但在采樣速率達到200 MSPS或更高時可以為轉換器提供許多優勢。LVDS的恒定電流使得許多輸出都能受到驅動，無需CMOS要求的大量電流吸取。此外，LVDS還能以雙倍數據速率(DDR)模式工作，其中兩個數據位可以通過同一個LVDS輸出驅動器。與CMOS相比，可以減少一半的引腳數。同時，還降低了等量數據輸出的功耗。對轉換器數據輸出而言，LVDS確實相比CMOS具有諸多優勢，但也和CMOS一樣存在一些限制。隨著轉換器分辨率的增加，LVDS接口所需的數據輸出量會變得更難針對PCB布局進行管理。此外，轉換器的采樣率最終會使接口所需的數據速率超出LVDS的能力。

CML輸出驅動器

轉換器數字輸出接口的最新趨勢是使用具有電流模式邏輯(CML)輸出驅動器的串行接口。通常，高分辨率(14位)、高速(200 MSPS)和需要小型封裝與低功耗的轉換器會使用這些類型的驅動器。CML輸出驅動器用在JESD204接口，這種接口目前用于最新轉換器。

采用具有JESD204接口的CML驅動器后，轉換器輸出端的數據速率可達12 Gbps(當前版本JESD204B規格)。此外，需要的輸出引腳數也會大幅減少。時鐘內置于8b/10b編碼數據流，因此無需傳輸獨立時鐘信號。數據輸出引腳數量也得以減少，最少只需兩個。由于轉換器的分辨率、速度和通道數增加，數據輸出引腳的數量可調整到適應所需的更高吞吐量。由于CML驅動器采用的接口通常為串行接口，增加引腳數的要求與CMOS或LVDS相比要小得多(CMOS或LVDS中傳輸的數據為并行數據，需要的引腳數多得多)。

CML驅動器用于串行數據接口，因此，所需引腳數要少得多。圖3所示為用于具有JESD204接口或類似數據輸出的轉換器的典型CML驅動器。該圖顯示了CML驅動器典型架構的一般情況。圖中顯示了可選源端接電阻和共模電壓。電路的輸入可將開關驅動至電流源，電流源則將適當的邏輯值驅動至兩個輸出端。

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CML驅動器類似于LVDS驅動器，以恒定電流模式工作。這也使得CML驅動器在功耗方面具備一定優勢。在恒定電流模式下工作需要較少的輸出引腳，總功耗會降低。和LVDS一樣，CML也需要負載端接、單端阻抗為50 的受控阻抗傳輸線路，以及100 的差分阻抗。驅動器本身也可能具有如圖3所示的端接，對因高帶寬信號靈敏度引起的信號反射有所幫助。對采用JESD204標準的轉換器而言，差分和共模電平均存在不同規格，具體取決于工作速度。工作速度高達6.375 Gbps，差分電平標稱值為800 mV，共模電平約為1.0 V。在高于6.375 Gbps且低于12.5 Gbps的速度下工作時，差分電平額定值為400 mV，共模電平仍約為1.0 V。隨著轉換器速度和分辨率增加，CML輸出需要合適類型的驅動器提供必要速度，以滿足各種應用中轉換器的技術需求。

數字時序—注意事項
每種數字輸出驅動器都有時序關系，需要密切監控。由于CMOS和LVDS有多種數據輸出，必須謹慎處理信號的路由路徑，以盡量減少偏斜。如果差別過大，可能就無法在接收器上實現合適的時序。此外，時鐘信號也需要通過路由傳輸，并與數據輸出保持一致。時鐘輸出和數據輸出之間的路由路徑也必須格外注意，這也是為了確保偏斜不會太大。

在采用JESD204接口的CML中，數字輸出之間的路由路徑也必須加以注意。需要管理的數據輸出大大減少，因此，這一任務比較容易完成，但也不能完全忽略。這種情況下，時鐘內置于數據中，因此無需擔心數據輸出和時鐘輸出之間的時序偏斜。但是，必須注意，接收器中要有足夠的時鐘和數據恢復(CDR)電路。

除了偏斜之外，還必須關注CMOS和LVDS的建立和保持時間。數據輸出必須于時鐘發生邊沿躍遷之前在充足時間內驅動至恰當的邏輯狀態，還必須在時鐘發生邊沿躍遷之后以該邏輯狀態維持充足時間。這可能會受到數據輸出和時鐘輸出之間偏斜的影響，因此，保持良好的時序關系非常重要。由于具有較低信號擺幅和差分信號，LVDS相比CMOS具有一定優勢。和CMOS驅動器一樣切換邏輯狀態時，LVDS輸出驅動器無需將這樣的大信號驅動至各種不同輸出，也不會從電源吸取大量電流。因此，它在切換邏輯狀態時不太可能會出現問題。如果有許多CMOS驅動器同時切換，電源電壓會下拉并引起問題，將正確的邏輯值驅動至接收器。LVDS驅動器會保持在恒定電流水平，這一特別問題就不會發生。此外，由于采用了差分信號，LVDS驅動器本身對共模噪聲的耐受能力也較強。CML驅動器具有和LVDS同樣的優勢。這些驅動器也有恒定水平的電流，但和LVDS不同的是，由于數據為串行，所需電流值較小。此外，由于也采用了差分信號，CML驅動器同樣對共模噪聲具有良好的耐受能力。

隨著轉換器技術的發展，速度和分辨率不斷增加，數字輸出驅動器也不斷演變發展，以滿足數據傳輸需求。隨著轉換器中的數字輸出接口轉換為串行數據傳輸，CML輸出越來越普及。但是，目前的設計中仍然會用到CMOS和LVDS數字輸出。每種數字輸出都有最適合的應用。每種輸出都面臨著挑戰，必須考慮到一些設計問題，且各有所長。在采樣速度小于200 MSPS的轉換器中，CMOS仍然是一種合適的技術。采樣速度增至200 MSPS以上時，和CMOS相比，LVDS在許多應用中更加可行。為了進一步增加效率、降低功耗、減小封裝尺寸，CML驅動器可與JESD204之類的串行數據接口配合使用。

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