設(shè)計(jì)人員有各種模數(shù)轉(zhuǎn)換器（ADC）可以選擇，數(shù)字?jǐn)?shù)據(jù)輸出類(lèi)型是選擇過(guò)程中需要考慮的一項(xiàng)重要參數(shù)。目前，高速轉(zhuǎn)換器三種最常用的數(shù)字輸出是互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）、低壓差分信號(hào)（LVDS）和電流模式邏輯（CML）。ADC中每種數(shù)字輸出類(lèi)型都各有優(yōu)劣，設(shè)計(jì)人員應(yīng)根據(jù)特定應(yīng)用仔細(xì)考慮。這些因素取決于ADC的采樣速率和分辨率、輸出數(shù)據(jù)速率、系統(tǒng)設(shè)計(jì)的電源要求，以及其他因素。本文將討論每種輸出類(lèi)型的電氣規(guī)格，及其適合特定應(yīng)用的具體特點(diǎn)。我們將從物理實(shí)現(xiàn)、效率以及最適合每種類(lèi)型的應(yīng)用這些方面來(lái)對(duì)比這些不同類(lèi)型的輸出。

　　CMOS數(shù)字輸出驅(qū)動(dòng)器

　　在采樣速率小于200 MSPS的ADC中，CMOS是很常見(jiàn)的數(shù)字輸出。典型的CMOS驅(qū)動(dòng)器由兩個(gè)晶體管（一個(gè)NMOS和一個(gè)PMOS）組成，連接在電源（VDD）和地之間，如圖1a所示。這種結(jié)構(gòu)會(huì)導(dǎo)致輸出反轉(zhuǎn)，因此，可以采用圖1b所示的背對(duì)背結(jié)構(gòu)作為替代方法，避免輸出反轉(zhuǎn)。輸出為低阻抗時(shí)，CMOS輸出驅(qū)動(dòng)器的輸入為高阻抗。在驅(qū)動(dòng)器的輸入端，由于柵極與導(dǎo)電材料之間經(jīng)柵極氧化層隔離，兩個(gè)CMOS晶體管的柵極阻抗極高。輸入端阻抗范圍可達(dá)k至M級(jí)。在驅(qū)動(dòng)器輸出端，阻抗由漏電流ID控制，該電流通常較小。此時(shí)，阻抗通常小于幾百。CMOS的電平擺幅大約在VDD和地之間，因此可能會(huì)很大，具體取決于VDD 幅度。

　　由于輸入阻抗較高，輸出阻抗較低，CMOS的優(yōu)勢(shì)之一在于通常可以用一個(gè)輸出驅(qū)動(dòng)多個(gè)CMOS輸入。CMOS的另一個(gè)優(yōu)勢(shì)是低靜態(tài)電流。唯一出現(xiàn)較大電流的情況是CMOS驅(qū)動(dòng)器上發(fā)生切換時(shí)。無(wú)論驅(qū)動(dòng)器處于低電平（拉至地）還是高電平（拉至VDD），驅(qū)動(dòng)器中的電流都極小。但是，當(dāng)驅(qū)動(dòng)器從低電平切換到高電平或從高電平切換到低電平時(shí)，VDD與地之間會(huì)暫時(shí)出現(xiàn)低阻抗路徑。該瞬態(tài)電流是轉(zhuǎn)換器速度超過(guò)200 MSPS時(shí)，輸出驅(qū)動(dòng)器中采用其他技術(shù)的主要原因。

　　另一個(gè)原因是轉(zhuǎn)換器的每一位都需要CMOS驅(qū)動(dòng)器。如果轉(zhuǎn)換器有14位，就需要14個(gè)CMOS輸出驅(qū)動(dòng)器來(lái)傳輸每一位。一般會(huì)有一個(gè)以上的轉(zhuǎn)換器置于單個(gè)指定封裝，常見(jiàn)為八個(gè)。采用CMOS技術(shù)時(shí)，意味著數(shù)據(jù)輸出需要高達(dá)112個(gè)輸出引腳。從封裝角度來(lái)看，這不太可能實(shí)現(xiàn)，而且還會(huì)產(chǎn)生高功耗，并使電路板布局變得更加復(fù)雜。為了解決這些問(wèn)題，我們引入了使用低壓差分信號(hào)（LVDS）的接口。

　　LVDS數(shù)字輸出驅(qū)動(dòng)器

　　與CMOS技術(shù)相比，LVDS具備一些明顯優(yōu)勢(shì)。它可以在低電壓信號(hào)（約350 mV）下工作，并且為差分而非單端。低壓擺幅具有較快的切換時(shí)間，可以減少EMI問(wèn)題。差分這一特性可以帶來(lái)共模抑制的好處。這意味著耦合到信號(hào)的噪聲對(duì)兩個(gè)信號(hào)路徑均為共模，大部分都可被差分接收器消除。LVDS中的阻抗必須更加嚴(yán)格控制。在LVDS中，負(fù)載阻抗應(yīng)約為100 ，通常通過(guò)LVDS接收器上的并聯(lián)端接電阻實(shí)現(xiàn)。此外，LVDS信號(hào)還應(yīng)采用受控阻抗傳輸線進(jìn)行傳輸。差分阻抗保持在100 時(shí)，所需的單端阻抗為50 。圖2所示為典型LVDS輸出驅(qū)動(dòng)器。

　　如圖2中LVDS輸出驅(qū)動(dòng)器拓?fù)浣Y(jié)構(gòu)所示，電路工作會(huì)在輸出電源產(chǎn)生固定直流負(fù)載電流。這可以避免輸出邏輯狀態(tài)躍遷時(shí)典型CMOS輸出驅(qū)動(dòng)器中出現(xiàn)的電流尖峰。電路中的標(biāo)稱(chēng)源電流/吸電流設(shè)為3.5 mA，使得端接電阻100 時(shí)典型輸出電壓擺幅為350 mV。電路的共模電平通常設(shè)為1.2 V，兼容3.3 V、2.5 V和1.8 V電源電壓。

　　有兩種書(shū)面標(biāo)準(zhǔn)可用來(lái)定義LVDS接口。最常用的標(biāo)準(zhǔn)之一是ANSI/TIA/EIA-644規(guī)格，標(biāo)題為《低壓差分信號(hào)（LVDS）接口電路的電氣特性》。另一種是IEEE標(biāo)準(zhǔn)1596.3，標(biāo)題為《可擴(kuò)展一致性接口（SCI）的低壓差分信號(hào)IEEE標(biāo)準(zhǔn)》。

　　LVDS需要多加注意信號(hào)路由的物理布局，但在采樣速率達(dá)到200 MSPS或更高時(shí)可以為轉(zhuǎn)換器提供許多優(yōu)勢(shì)。LVDS的恒定電流使得許多輸出都能受到驅(qū)動(dòng)，無(wú)需CMOS要求的大量電流吸取。此外，LVDS還能以雙倍數(shù)據(jù)速率（DDR）模式工作，其中兩個(gè)數(shù)據(jù)位可以通過(guò)同一個(gè)LVDS輸出驅(qū)動(dòng)器。與CMOS相比，可以減少一半的引腳數(shù)。同時(shí)，還降低了等量數(shù)據(jù)輸出的功耗。對(duì)轉(zhuǎn)換器數(shù)據(jù)輸出而言，LVDS確實(shí)相比CMOS具有諸多優(yōu)勢(shì)，但也和CMOS一樣存在一些限制。隨著轉(zhuǎn)換器分辨率的增加，LVDS接口所需的數(shù)據(jù)輸出量會(huì)變得更難針對(duì)PCB布局進(jìn)行管理。此外，轉(zhuǎn)換器的采樣率最終會(huì)使接口所需的數(shù)據(jù)速率超出LVDS的能力。

　　CML輸出驅(qū)動(dòng)器

　　轉(zhuǎn)換器數(shù)字輸出接口的最新趨勢(shì)是使用具有電流模式邏輯（CML）輸出驅(qū)動(dòng)器的串行接口。通常，高分辨率（14位）、高速（200 MSPS）和需要小型封裝與低功耗的轉(zhuǎn)換器會(huì)使用這些類(lèi)型的驅(qū)動(dòng)器。CML輸出驅(qū)動(dòng)器用在JESD204接口，這種接口目前用于最新轉(zhuǎn)換器。

　　采用具有JESD204接口的CML驅(qū)動(dòng)器后，轉(zhuǎn)換器輸出端的數(shù)據(jù)速率可達(dá)12 Gbps（當(dāng)前版本JESD204B規(guī)格）。此外，需要的輸出引腳數(shù)也會(huì)大幅減少。時(shí)鐘內(nèi)置于8b/10b編碼數(shù)據(jù)流，因此無(wú)需傳輸獨(dú)立時(shí)鐘信號(hào)。數(shù)據(jù)輸出引腳數(shù)量也得以減少，最少只需兩個(gè)。由于轉(zhuǎn)換器的分辨率、速度和通道數(shù)增加，數(shù)據(jù)輸出引腳的數(shù)量可調(diào)整到適應(yīng)所需的更高吞吐量。由于CML驅(qū)動(dòng)器采用的接口通常為串行接口，增加引腳數(shù)的要求與CMOS或LVDS相比要小得多（CMOS或LVDS中傳輸?shù)臄?shù)據(jù)為并行數(shù)據(jù)，需要的引腳數(shù)多得多）。

　　CML驅(qū)動(dòng)器用于串行數(shù)據(jù)接口，因此，所需引腳數(shù)要少得多。圖3所示為用于具有JESD204接口或類(lèi)似數(shù)據(jù)輸出的轉(zhuǎn)換器的典型CML驅(qū)動(dòng)器。該圖顯示了CML驅(qū)動(dòng)器典型架構(gòu)的一般情況。圖中顯示了可選源端接電阻和共模電壓。電路的輸入可將開(kāi)關(guān)驅(qū)動(dòng)至電流源，電流源則將適當(dāng)?shù)倪壿嬛凋?qū)動(dòng)至兩個(gè)輸出端。

　　CML驅(qū)動(dòng)器類(lèi)似于LVDS驅(qū)動(dòng)器，以恒定電流模式工作。這也使得CML驅(qū)動(dòng)器在功耗方面具備一定優(yōu)勢(shì)。在恒定電流模式下工作需要較少的輸出引腳，總功耗會(huì)降低。和LVDS一樣，CML也需要負(fù)載端接、單端阻抗為50 的受控阻抗傳輸線路，以及100 的差分阻抗。驅(qū)動(dòng)器本身也可能具有如圖3所示的端接，對(duì)因高帶寬信號(hào)靈敏度引起的信號(hào)反射有所幫助。對(duì)采用JESD204標(biāo)準(zhǔn)的轉(zhuǎn)換器而言，差分和共模電平均存在不同規(guī)格，具體取決于工作速度。工作速度高達(dá)6.375 Gbps，差分電平標(biāo)稱(chēng)值為800 mV，共模電平約為1.0 V。在高于6.375 Gbps且低于12.5 Gbps的速度下工作時(shí)，差分電平額定值為400 mV，共模電平仍約為1.0 V。隨著轉(zhuǎn)換器速度和分辨率增加，CML輸出需要合適類(lèi)型的驅(qū)動(dòng)器提供必要速度，以滿(mǎn)足各種應(yīng)用中轉(zhuǎn)換器的技術(shù)需求。

　　隨著轉(zhuǎn)換器技術(shù)的發(fā)展，速度和分辨率不斷增加，數(shù)字輸出驅(qū)動(dòng)器也不斷演變發(fā)展，以滿(mǎn)足數(shù)據(jù)傳輸需求。隨著轉(zhuǎn)換器中的數(shù)字輸出接口轉(zhuǎn)換為串行數(shù)據(jù)傳輸，CML輸出越來(lái)越普及。但是，目前的設(shè)計(jì)中仍然會(huì)用到CMOS和LVDS數(shù)字輸出。每種數(shù)字輸出都有最適合的應(yīng)用。每種輸出都面臨著挑戰(zhàn)，必須考慮到一些設(shè)計(jì)問(wèn)題，且各有所長(zhǎng)。在采樣速度小于200 MSPS的轉(zhuǎn)換器中，CMOS仍然是一種合適的技術(shù)。采樣速度增至200 MSPS以上時(shí)，和CMOS相比，LVDS在許多應(yīng)用中更加可行。為了進(jìn)一步增加效率、降低功耗、減小封裝尺寸，CML驅(qū)動(dòng)器可與JESD204之類(lèi)的串行數(shù)據(jù)接口配合使用。