Adam Taylor's博客系列講解基于ARM的Zynq SoC芯片可編程邏輯實現定點算法以提高性能。

這個博客系列每周發布，迄今為止已經發布了6個月，我們在Zynq SoC處理器系統(PS)中實現了轉換函數，并粗略測量了計算時間。在這個博客中我們開始了解在之前創建的外設添加VHDL（或Verilog）代碼所需要執行的任務，以實現和加速同一轉換函數。我們將使用定點數值系統執行這個任務。因此本篇博客將介紹定點函數，以及如何在Zynq SoC可編輯邏輯中如何實現這個函數。

在設計中有兩種方法表示數值：定點和浮點。定點表示指小數點在固定位置，極大簡化了算術運算。定點數由兩個部分組成：整數部分和小數部分，如圖所示：

數值的整數部分在隱小數點左側，而數值的小數部分在隱小數點右側。上述定點數能夠表示在0.0至255.9906375之間的無符號數，或者使用兩個補碼表示在–128.9906375至127.9906375之間的有符號數。

浮點數由兩個部分組成，即指數和尾數。浮點表示法使得小數點按照數值的數量級在數值內浮動。

定點數的缺點是表示較大數值或獲取帶有小數的精確結果值時，需要更多的位數。雖然FPGA可支持定點數和浮點數，但大多數應用程序選擇使用定點數，主要是因為定點數系統更容易實現。

在設計中我們可選擇使用符號數或無符號數。一般地，怎樣選擇數值受所實現的算法約束。無符號數可表示0 至2n – 1之間的數值，總是表示正數。符號數使用兩個補碼數系統表示正數和負數。兩個補碼數系統可利用兩個數相加來表示一個數減去另一個數。兩個補碼數可表示為：

在定點數中表示整數位和小數位之間分割的一般方法是 x,y，其中x表示整數位數，而y表示小數位數。例如8,8表示8個整數位，8個小數位，而16,0表示16個整數位，0個小數位。

在許多情況下，在設計時已經確定整數位和小數位的位數，一般按照浮點算法轉換。由于FPGA具有靈活性，可表示任意位數的定點數；FPGA支持32位、64位或甚至128位寄存器。FPGA同樣支持15位、37位、1024位寄存器。我們可擴展硬件準確地解決問題。

必要的整數位數取決于需要存儲數值的最大整數值。小數位數取決于結果值所需的精確度。

要確定必要的整數位數，需要使用以下等式：

例如必要的整數位數表示0.0和423.0之間數值的等式為：

我們需要9個整數位，表示0至511之間的數值。

必須對齊兩個定點運算數的小數點以加、減、乘、除這兩個數值。即，x,8數只能與同樣在x,8表達式中的一個數加、減、乘、除。執行不同x,y格式內數值的運算，必須首先要對齊小數點。注意嚴格來說，在除法算式中不需要對齊小數點。但執行定點除法需要仔細考慮以確保結果值能夠被除盡，不會出現負數。

同樣，將兩個定點數相乘時也不需要對齊小數點。按照乘法得出結果值格式為X1 + X2, Y1 + Y2 。也就是說，將兩個格式分別為14,2和10,6的定點數相乘所得出的值為24,8（格式為24個整數位和8個小數位）。

如果需要除以不變常數，我們當然可通過計算常數的倒數，將結果值當做乘數以簡化設計。通常，使用這個方法可完成更為有效的設計實現。

以上就是有關定點算法的講解，我們將在下個博客系列中講述在FPGA內使用定點數系統執行函數。

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