建立時(shí)間和保持時(shí)間貫穿了整個(gè)時(shí)序分析過(guò)程。只要涉及到同步時(shí)序電路，那么必然有上升沿、下降沿采樣，那么無(wú)法避免setup-time 和 hold-time這兩個(gè)概念。

1. 什么是setup-time 和 hold-time
不論是在輸入，輸出或是寄存器-寄存器之間，只要設(shè)計(jì)到時(shí)鐘上升沿/下降沿的采樣，就會(huì)提到setup time 和 hold time。這兩個(gè)指標(biāo)說(shuō)明器件本身不是理想的（時(shí)延等），正是這個(gè)不理想的特性，限制了工作時(shí)鐘等。

Setup time is the minimum amount of time the data signal should be held steady before the clock event so that the data is reliably sampled by the clock. This applies to synchronous input signals to the flip-flop.

Hold time is the minimum amount of time the data signal should be held steady after the clock event so that the data are reliably sampled. This applies to synchronous input signals to the flip-flop.

上文是維基百科中的解釋，這里很清楚的解釋了這兩個(gè)概念，但是不夠具體化。也就是說(shuō)，這里并沒(méi)有提及這個(gè)值到底等于多少。Xilinx 文檔UG612 Page65提到了這兩個(gè)等式

Setup Time = Data Path Delay + Synchronous Element Setup Time - Clock Path Skew

Hold Time = Clock Path Skew + Synchronous Element Hold Time - Data Path Delay

這兩個(gè)等式告訴我們的是需求值，Setup Time是時(shí)鐘上升沿之前的數(shù)據(jù)所需要的（最小）有效時(shí)間，Hold Time是時(shí)鐘上升沿之后的數(shù)據(jù)所需要的（最小）有效時(shí)間。 Synchronous Element Setup Time 和 Synchronous Element Hold Time可以看作是觸發(fā)器的固有屬性。那么，如何理解這兩個(gè)式子呢？以setup time為例，hold time具有同樣的性質(zhì)。

首先回到維基百科的解釋，其中涉及到data signal 和 clock event，這兩個(gè)到底指的是什么？對(duì)于一個(gè)觸發(fā)器來(lái)說(shuō)，對(duì)與直接輸入到其內(nèi)部的clock_in和data_in來(lái)說(shuō)，這個(gè)建立時(shí)間是 Synchronous Element Setup Time 。這表明了該觸發(fā)器的屬性。回到UG612定義的式子，這應(yīng)該用下圖來(lái)解釋。

data signal :data

clock event: clk event

那么對(duì)于這一種情況，data 和clk延時(shí)候到達(dá)觸發(fā)器內(nèi)部，所以setup Time發(fā)生了變化。有Setup Time = Synchronous Element Setup Time + Data Path Delay - Clock Path Skew

2. 如何理解Slack
再談一個(gè)Xilinx公司的術(shù)語(yǔ)：Slack。Slack的中文意思是“松弛的”，可以簡(jiǎn)單的理解為設(shè)計(jì)余量。即如果slack是正數(shù)，那么設(shè)計(jì)滿足要求，否則不滿足要求。對(duì)于setup time的slack，有

Slack = Requirement - (Data Path - Clock Path Skew + Clock Uncertainty)

Slack = Requirement - (Clock Path Skew + Clock Uncertainty - Data Path)

這里Data Path = Data Path Delay + Synchronous Element Setup Time。而Clock Uncertainty正如其字面意思，時(shí)鐘不可能完美，時(shí)鐘的不確定性會(huì)使得slack變小，這是符合我們感知的。

這里最值得注意的是Requirement，UG612中的各種 ‘require’把我徹底繞暈了好幾次。這里的Requirement來(lái)源于約束，即這個(gè)設(shè)計(jì)中能提供的數(shù)據(jù)在時(shí)鐘沿之前有效時(shí)間的值是多少。而“Data Path - Clock Path Skew ”實(shí)際上就是上節(jié)中提到的Setup time，這是一個(gè)最小值，如果大于這個(gè)最小值，那么slack大于0，對(duì)應(yīng)的就是滿足要求了。這里沒(méi)有考慮Clock Uncertainty，Clock Uncertainty如下圖所示，帶來(lái)的影響總是不好的，所以最終的slack還要剪掉這個(gè)值。

下圖是一個(gè)時(shí)序圖示例，clk和data對(duì)應(yīng)的是節(jié)1圖中的信號(hào)，clk_in和data_in是到達(dá)觸發(fā)器內(nèi)部的信號(hào)。clk和data之間的相位關(guān)系表明requirement為一個(gè)時(shí)鐘周期。setup margin是在這一個(gè)例子中的slack，由于時(shí)鐘的不確定性，這個(gè)setup margin還需要減去一個(gè)clock uncertainty。

Slack: -0.865ns (requirement - (clock arrival + clock path + data path + uncertainty))
Source: OutD_7 (FF)
Destination: OutD<7> (PAD)
Source Clock: clock3_std_bufg rising at 0.000ns
Requirement: 3.000ns
Data Path Delay: 3.405ns (Levels of Logic = 1)
Clock Path Delay: 0.280ns (Levels of Logic = 3)
Clock Uncertainty: 0.180ns