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發(fā)視頻FPGA設(shè)計(jì)中有哪些基本問(wèn)題學(xué)習(xí)課件詳細(xì)說(shuō)明
資料介紹
建立時(shí)間和保持時(shí)間建立時(shí)間（ setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器
保持時(shí)間（ hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求
FPGA中的冒險(xiǎn)現(xiàn)象
●信號(hào)在FGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。
●信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。
●由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化，往往會(huì)出現(xiàn)些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱(chēng)為“毛刺”。如果一個(gè)組合邏輯電路中有“毛刺”出現(xiàn)，就說(shuō)明該電路存在“冒險(xiǎn)”。
●（與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級(jí)傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計(jì)中尤為突出）
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