萊迪思推出適用于視頻時鐘分配的開發平臺

日前，萊迪思半導體發布ispClock 5400D 可編程時鐘器件的評估板。這款新的評估板是適用于ispClock5400D差分時鐘分配器件的評估和設計的易于使用的開發平臺。該款評估板還可以用于查看5400D器件的性能和在系統編程，或者用作LatticeECP3 FPGA串行協議或視頻協議評估板的副板或時鐘源。

　　通常，只有帶有LVDS或LVPECL接口的價格昂貴的振蕩器才可用作FPGA SERDES接口應用的參考時鐘源。而現在ispClock5400D器件提供超低抖動差分時鐘輸出，可以用來驅動FPGA、ASSP和ASIC的通用時鐘源以及SERDES參考時鐘源。該評估板演示了如何將低成本的CMOS振蕩器連接到ispClock5400D器件，為XAUI應用或270 MHz SDI視頻應用產生高質量的時鐘。

　　萊迪思混合信號器件產品經理Shyam Chandra 表示：“新款評估板為使用ispClock5400D器件實現差分時鐘提供了一個優異的開發平臺。該平臺提供了一種快速接口到測試設備平臺的方法，以確保5400D系列較低的周期和相位抖動性能。傳統的時鐘分配IC并不能很好地解決電路板上有關時序問題的設計挑戰；事實上，在許多情況下，解決時序問題需要重新進行電路板布局和生產。我們的新款評估板展示了ispClock5400D器件相偏控制的靈活性，其成本遠低于傳統的時鐘分配IC。”

　　關于ispClock5400D評估板

　　ispClock5400D評估板是一個多功能、易于使用的硬件開發平臺，適用于ispClock可編程時鐘器件的評估和設計。該平臺基于一塊6" x 4"評估板，帶有48引腳無鉛QFNS封裝的ispClock 5406D器件、SMA連接口、晶體振蕩器電路以及用于JTAG、I2C總線和測試的擴展插頭。該套件包括預先配置的ispClock5400D演示設計，用以演示器件的低抖動性能和時間偏移/相位偏移輸出控制。該板使用開關和按鈕進行控制。還提供一個引腳來訪問ispClock5406D器件的I2C總線接口。

　　用戶可使用PAC-Designer和ispVM軟件擴展或修改預先配置的演示設計。