? 基本單元是最基礎(chǔ)的存儲(chǔ)器器件，并在特定的情況下發(fā)揮著重要的作用。但是，如果在一個(gè)基本單元上再加上兩個(gè)邏輯門，那么就可以構(gòu)造出更有用的存儲(chǔ)器器件，該器件就稱為D鎖存器。

　　D鎖存器使用基本單元作為存儲(chǔ)部件，但它只允許在時(shí)序控制信號(hào)有效時(shí)才能改變（或編程）存儲(chǔ)器存儲(chǔ)的邏輯值。因此，D鎖存器有兩個(gè)輸入時(shí)序控制信號(hào)和數(shù)據(jù)輸入。

　　時(shí)序控制信號(hào)，通常也稱為“門信號(hào)”，或“時(shí)鐘”，或是“鎖存使能”，主要用于同步新數(shù)據(jù)何時(shí)可以寫入存儲(chǔ)器，何時(shí)不能寫入。如下圖左圖所示，可以看出當(dāng)門信號(hào)無(wú)效時(shí)，S和R信號(hào)為1且輸出Q由存儲(chǔ)在基本單元反饋回路的值決定（所以Q就是存儲(chǔ)的邏輯值）。再看右圖，可以看出當(dāng)門信號(hào)有效時(shí)，D（數(shù)據(jù)）輸入將S和R驅(qū)動(dòng)到各自相反的電平，從而在基本單元中強(qiáng)制了一個(gè)置位或復(fù)位操作。通過(guò)組合時(shí)序信號(hào)和數(shù)據(jù)輸入信號(hào)來(lái)強(qiáng)制基本單元的置位或復(fù)位操作，我們就構(gòu)造出了一個(gè)非常有用的存儲(chǔ)器器件。D鎖存器已經(jīng)廣泛使用在所有類型的現(xiàn)代數(shù)字電路中了。

　　如下圖所示為D鎖存器時(shí)序方框圖。注意，當(dāng)門信號(hào)有效時(shí)，輸出Q只是簡(jiǎn)單的“跟隨”輸入。但是當(dāng)門信號(hào)無(wú)效時(shí)，輸出“記住”了門信號(hào)下降沿時(shí)的D值。

　　d鎖存器時(shí)序方框圖

　　1、 在G有效前，Q未定義；Q有效時(shí)，Q得到D的值

　　2、 G無(wú)效而D有效，Q不改變

　　3、 D和G都有效；Q得到D的值

　　4、 G下降沿；Q存儲(chǔ)了D值

　　5、 D下降沿，而G無(wú)效，Q值不改變

　　6、 G有效，Q得到D值

　　7、 G有效時(shí)，Q跟隨D值

　　左右可用的存儲(chǔ)器器件都至少有兩個(gè)輸入-一個(gè)是需要存儲(chǔ)的數(shù)據(jù)輸入，還有一個(gè)是時(shí)序控制輸入以定義數(shù)據(jù)信號(hào)存儲(chǔ)的確切時(shí)間。如圖所示，存儲(chǔ)器器件的當(dāng)前輸出稱為“當(dāng)前狀態(tài)”，而輸入稱為“下一狀態(tài)”。這是因?yàn)檩斎攵x了下一個(gè)時(shí)序控制信號(hào)有效時(shí)的存儲(chǔ)值。在D鎖存器中，只要時(shí)序控制信號(hào)有效，那么當(dāng)前狀態(tài)和下一狀態(tài)是完全相同的。而D觸發(fā)器在本質(zhì)上修改了D鎖存器這一功能：即下一狀態(tài)（D輸入）只能在時(shí)序信號(hào)的沿（信號(hào)轉(zhuǎn)換時(shí)）上才能被寫入到存儲(chǔ)器中。

　　D觸發(fā)器（DFF）是最基本的存儲(chǔ)器件。DFF一般有三個(gè)輸入：定義下一狀態(tài)的數(shù)據(jù)輸入；告訴觸發(fā)器何時(shí)存儲(chǔ)輸入數(shù)據(jù)的時(shí)序控制輸入；以及產(chǎn)生存儲(chǔ)器復(fù)位到0而不考慮其它兩個(gè)輸入的復(fù)位輸入。DFF中的“D”來(lái)自data input；因此，觸發(fā)器也可稱為數(shù)據(jù)觸發(fā)器。時(shí)序控制輸入，稱為“時(shí)鐘”，用于同步新數(shù)據(jù)何時(shí)可以寫入存儲(chǔ)器，而何時(shí)又不可以寫入。時(shí)鐘信號(hào)一般是一個(gè)方波并以某一頻率規(guī)則的重復(fù)。當(dāng)有一個(gè)有效時(shí)鐘沿時(shí)，DFF記錄（寄存）下新數(shù)據(jù)-有效沿既可以是上升沿，也可以是下降沿。上升沿觸發(fā)（RET）的DFF符號(hào)使用一個(gè)小三角來(lái)表示該觸發(fā)器是邊沿觸發(fā)的；下降沿觸發(fā)（FET）的DFF符號(hào)也用一個(gè)小三角表示，但要在表示觸發(fā)器方框的外面，小三角的旁邊加一個(gè)小圓圈（就像是其它那些低有效輸入的符號(hào)）。如下圖所示的時(shí)序圖表明了RET DFF的行為特性。注意，輸出Q只在時(shí)鐘有效邊沿上改變，且復(fù)位信號(hào)可以強(qiáng)制輸出為0，而與其它兩個(gè)輸入信號(hào)無(wú)關(guān)。

　　由于存在基本單元，D觸發(fā)器和D鎖存器在其輸入同時(shí)改變時(shí)，都有可能進(jìn)入亞穩(wěn)定態(tài)。在D鎖存器中，當(dāng)控制信號(hào)無(wú)效時(shí)，數(shù)據(jù)必須是穩(wěn)定的。在D觸發(fā)器中，當(dāng)時(shí)鐘沿出現(xiàn)時(shí)，該沿之前或之后很短時(shí)間內(nèi)，數(shù)據(jù)輸入必須是穩(wěn)定的。如果在時(shí)鐘沿上輸入數(shù)據(jù)不穩(wěn)定，那么一個(gè)亞穩(wěn)定態(tài)就有可能隨著時(shí)鐘節(jié)拍進(jìn)入了存儲(chǔ)器單元中。如果這種情況發(fā)生，存儲(chǔ)器單元可能不能夠立即解決問(wèn)題并進(jìn)入到低電平或高電平上，那么就有可能振蕩一段時(shí)間。因此，當(dāng)使用沿觸發(fā)器設(shè)計(jì)電路時(shí)，一定要保證在時(shí)鐘沿到來(lái)之前和之后一段時(shí)間內(nèi)，輸入數(shù)據(jù)是穩(wěn)定的（即我們知道的建立時(shí)間和保持時(shí)間）。建立時(shí)間和保持時(shí)間在幾十皮秒（單片集成IC設(shè)計(jì)中）到幾納秒（分立邏輯芯片設(shè)計(jì)中）之間不等。

　　基本D觸發(fā)器的原理圖如右圖所示。在不同的參考中各原理圖都會(huì)稍有不同，但只要是DFF，那么其行為特性就一定相同。

　　d鎖存器邏輯圖

　　8位鎖存器74LS373的邏輯圖見(jiàn)圖所示。其中使能端G加入CP信號(hào)，D為數(shù)據(jù)信號(hào)。輸出控制信號(hào)為0時(shí)，鎖存器的數(shù)據(jù)通過(guò)三態(tài)門進(jìn)行輸出。