簡介

考慮到目前市場上數以千計的轉換器，為特定應用選擇合適的ADC似乎是一項艱巨的任務。直接的方法是直接進入選擇指南和參數搜索引擎，例如ADI公司網站上提供的那些。輸入采樣率，分辨率，電源電壓和其他重要屬性，單擊“查找”按鈕，并希望獲得最佳效果。但這通常是不夠的。如何處理多種明顯的“最佳選擇”？有沒有辦法以更好的理解和更好的結果來完成任務？

如今大多數ADC應用程序可分為四大類：（a）數據采集，（ b）精密工業測量，（c）語音頻帶和音頻，以及（d）“高速”（暗示采樣率大于約5 MSPS ）。這些應用中很大一部分可以通過逐次逼近（SAR），sigma-delta（Σ-Δ）和流水線 ADC來填充?；玖私膺@三種最流行的ADC架構 - 以及它們與市場細分的關系 - 是選擇指南和搜索引擎的有用補充。

圖1中的分類顯示一般來說，這些應用程序段和相關的典型架構如何與ADC分辨率（垂直軸）和采樣率（水平軸）相關。虛線表示2005年中期的大致現狀。即使各種體系結構具有大量重疊的規范，應用程序本身也是選擇所需特定體系結構的關鍵。

用于數據采集的

逐次逼近 ADC

逐次逼近型ADC是迄今為止最常用的數據采集應用架構，尤其是當多個通道需要輸入多路復用時。從20世紀70年代的模塊化和混合設備到現代的低功耗IC，逐次逼近型ADC一直是數據采集系統的主力。貝爾實驗室于20世紀40年代首次將該架構用于實驗性脈沖編碼調制（PCM）系統。 Epsco的Bernard Gordon于1954年推出了第一款商用真空管SAR ADC - 一款功耗為500瓦的11位，50 kSPS ADC。

現代IC SAR ADC的分辨率為8位至18位，采樣率高達幾MHz。在撰寫本文時，可用器件的最新性能是3 MSPS（AD7621）時的16位和2 MSPS（AD7641）下的18位。輸出數據通常通過標準串行接口（例如，I 2 C ?或SPI ?）提供，但某些設備可用于并行輸出（顯著增加了引腳數和封裝尺寸）。

基本的逐次逼近架構如圖2所示。為了處理快速變化的信號，SAR ADC具有輸入采樣保持（SHA），以在轉換周期內保持信號恒定。轉換從內部 D / A轉換器（DAC）設置為中間電平開始。比較器確定SHA輸出是大于還是小于DAC輸出，結果（轉換的最高有效位（MSB））存儲在逐次逼近寄存器中（SAR）為1或0.然后將DAC設置為1/4比例或3/4比例（取決于MSB的值），比較器決定第二位轉換。結果（1或0）存儲在寄存器中，并且過程繼續，直到確定了所有位值。在轉換過程結束時，斷言邏輯信號（EOC，DRDY，BUSY等）。實際上代表逐次逼近寄存器的首字母縮略詞 SAR - 控制轉換過程的邏輯塊 - 被普遍理解為整個架構的縮寫名稱。

典型SAR ADC的時序圖如圖3所示。所示功能通常存在于大多數SAR ADC中，但它們的精確標簽可能因器件而異。請注意，在轉換時間結束時，可以獲得與該特定樣本相對應的數據，沒有“流水線”延遲或“延遲”。這使得SAR ADC易于在單次觸發，突發模式和多路復用應用中使用。

大多數現代IC SAR ADC的內部轉換過程由高速時鐘（內部或外部，取決于ADC）控制，不需要與CONVERT同步START輸入。

逐次逼近ADC轉換過程中使用的基本算法可以追溯到16世紀。它與有用的數學難題的解決方案有關 - 通過最小的稱重操作序列確定未知重量（參考文獻1）。在這個問題中，如上所述，目的是確定最小數量的重量，這些重量將用于使用平衡標度從1磅到40磅重量的整數磅。數學家Tartaglia在1556年提出的一個解決方案是使用重量為1磅，2磅，4磅，8磅，16磅和32磅（或2 0 ，2）的二元系列 1 ，2 2 ，2 3 ，2 4 和2 5 ） 。所提出的稱重算法與現代逐次逼近型ADC中使用的算法相同。 （應該注意的是，這個解決方案實際上會測量高達63磅（2 6 -1）的未知權重，而不是問題中所述的40磅。*二進制算法，使用平衡量表，如圖4所示，未知重量為45磅。

*請注意，如果允許三元（base-3：1,0，-1）邏輯，則可以通過四個步驟解決問題，權重為1,3,9和在天平的兩側施加27磅。實際上，這些權重最大為40 lbs。

SAR ADC的整體精度和線性度主要由內部DAC的特性決定。早期的精密SAR ADC，例如業界標準的AD574，使用帶有激光調整薄膜電阻的DAC，以實現所需的精度和線性度。然而，沉積和修整薄膜電阻的過程增加了成本，并且在器件受到包裝的機械應力后，薄膜電阻值可能會受到影響。

由于這些原因，切換 - 電容器（或電荷再分配）DAC在較新的基于CMOS的SAR ADC中變得流行。開關電容DAC的主要優點是精度和線性度主要由高精度光刻法決定，它可以確定電容器極板面積，從而確定電容和匹配程度。此外，小電容可以與主電容并聯放置 - 在自動校準程序的控制下進出 - 以實現高精度和線性，無需薄膜激光微調。由于電容器之間的溫度跟蹤可以優于1 ppm / 8C，因此可以實現高度的溫度穩定性。

CMOS是現代SAR ADC的首選工藝，也是模擬開關的理想工藝。因此，輸入多路復用可以相對簡單地添加到基本SAR ADC功能，從而允許在單個芯片上集成完整的數據采集系統。其他數字功能也很容易添加到基于SAR的ADC，因此多路復用器排序，自動校準電路等功能正在變得普遍。

圖5顯示了AD79x8系列1-MSPS的元件SAR ADC。 音序器允許自動轉換所選通道，或者可以根據需要單獨尋址通道。數據通過串口傳輸。 SAR ADC在多通道數據采集應用中很受歡迎，因為它們缺少Σ-Δ和流水線ADC架構中典型的“流水線”延遲。 SAR ADC的轉換模式包括“單次”，“突發”和“連續”。

用于精密工業測量和儀器的Sigma-Delta（Σ-Δ）ADC

現代Σ-Δ型ADC幾乎取代了積分型ADC（雙斜率，三斜率，四斜率等），適用于要求高分辨率（16位至24位）和有效采樣率的應用到幾百赫茲。高分辨率與片上可編程增益放大器（PGA）一起，可以將傳感器的小輸出電壓（如電子秤和熱電偶）直接數字化。正確選擇采樣率和數字濾波器帶寬還可以很好地抑制50 Hz和60 Hz的電源線頻率。 Σ-ΔADC是使用儀表放大器（儀表放大器）和SAR ADC的傳統方法的有吸引力的替代方案。

Σ-ΔADC架構背后的基本概念起源于20世紀50年代的貝爾實驗室 - 在利用增量調制和差分PCM的實驗數字傳輸系統上完成的工作。到20世紀60年代末，Σ-Δ架構得到了很好的理解。然而，由于數字濾波器（當時很少見）是該架構不可或缺的一部分，因此直到20世紀80年代末，當數字CMOS中的信號處理變得廣泛可用時，實際的IC實現才出現。 Σ-Δ-過采樣，噪聲整形，數字濾波和抽取中使用的基本概念如圖6所示。

圖6A顯示了噪聲頻譜對于傳統的“奈奎斯特”操作，其中ADC輸入信號落在直流和 f S / 2之間，并且量化噪聲均勻地分布在相同的帶寬上。在圖6B中，采樣頻率增加了一個因子 K （過采樣率），但輸入信號帶寬不變。然后用數字濾波器消除落在信號帶寬之外的量化噪聲?，F在可以將輸出數據速率降低（抽取）回到原始采樣速率f S 。這種過采樣過程，接著是數字濾波和抽取，可以提高奈奎斯特帶寬內的信噪比（直流到 f S / 2）。對于 K 的每次加倍，dc-to- f S / 2帶寬內的SNR增加3dB。圖6C顯示了基本的Σ-Δ架構，其中傳統的ADC被Σ-Δ調制器取代。調制器的作用是對量化噪聲進行整形，使其大部分發生在感興趣的帶寬之外，從而大大增加直流到 f S 的信噪比。 / 2區域。

基本的一階Σ-ΔADC如圖7所示，其中Σ-Δ調制器有詳細說明。

這個基本調制器的核心是1位ADC（比較器）和1位DAC（開關）。盡管存在多個多位Σ-Δ型ADC，但使用單位調制器的ADC具有固有優異的差分線性度的明顯優勢。

調制器的輸出是1位數據流。由于積分器周圍的負反饋，B處信號的平均值必須等于V IN 。如果V IN 為零（即，中間量程），則在輸出數據流中存在相等數量的1和0。隨著輸入信號變得更正，1的數量增加，并且0的數量減少。同樣，隨著輸入信號變得更負，1s的數量減少，并且0的數量增加。輸出流中的1與同一時間間隔內的樣本總數之比 - 1密度 - 因此必須與輸入的直流值成比例。

調制器還通過充當信號的低通濾波器和量化噪聲的高通濾波器來實現噪聲整形功能。請注意，數字濾波器是Σ-Δ型ADC的組成部分，可以進行優化，以提供出色的50 Hz / 60 Hz功率頻率抑制。但是，數字濾波器確實引入了固有的流水線延遲，這在多路復用和伺服應用中必須要考慮。如果信號被多路復用到Σ-ΔADC，則必須允許數字濾波器在輸出數據有效之前穩定到新值。此穩定通常需要幾個輸出時鐘周期。由于數字濾波器的流水線延遲，Σ-Δ轉換器無法以“單次”或“突發”模式運行。

雖然簡單的一階單比特Σ-ΔADC由于采用1位ADC和1比特DAC而具有固有的線性和單調性，但它無法為高分辨率應用提供足夠的噪聲整形。增加調制器中的積分器數量（類似于向濾波器添加極點）可以以更復雜的設計為代價提供更多的噪聲整形 - 如圖8所示，用于二階1位調制器。注意與一階調制器相比噪聲整形特性的改善。高階調制器（大于三階）難以穩定并且存在重大的設計挑戰。

高階調制器的一種流行替代方案是使用多位架構，1位ADC（比較器）替換為N位閃存轉換器，單位DAC（開關）替換為高線性 N 位DAC。通過使用數據加擾等技術可以避免多位Σ-Δ型ADC中昂貴的激光微調，以實現內部ADC和DAC所需的線性度。

集成架構時（雙斜率，三斜率， CMOSΣ-ΔADC仍然用于數字電壓表等應用，是當今工業測量應用的主流轉換器。這些轉換器具有出色的電源線共模抑制性能和高達24位的分辨率以及片上校準等數字便利性。許多產品具有可編程增益放大器（PGA），允許來自橋式和熱電偶傳感器的小信號直接數字化，無需額外的外部信號調理電路和儀表放大器。

圖9顯示了精密稱重傳感器的簡化圖。這種特殊的稱重傳感器可在5 V勵磁下產生10 mV滿量程輸出電壓，負載為2 kg。

電橋的共模輸出電壓為2.5 V.該圖顯示了電橋電阻值為2公斤負荷。任何給定負載的輸出電壓與激勵電壓成正比，即與電源電壓成比例。

將這種低電平輸出數字化的傳統方法是使用儀表放大器，提供必要的增益，驅動14位至18位分辨率的傳統SAR ADC。由于偏移和漂移的考慮，需要一個“自動歸零”儀表放大器，如AD5555或AD8230。由于自動調零儀表放大器的噪聲，需要適當的濾波電路。此外，SAR ADC的輸出數據經常被平均，以進一步降低噪聲。

圖10顯示了傳統儀表放大器/ SAR ADC方法的一種有吸引力的替代方案，該方法使用稱重傳感器和AD7799高分辨率Σ-ΔADC之間的直接連接。 10 mV的滿量程電橋輸出由ADC以4.7 Hz的吞吐速率數字化為大約16“無噪聲”位。 （有關輸入參考噪聲和無噪聲代碼分辨率的更多討論，請參閱進一步閱讀1）。比例運算消除了對精密電壓基準的需求。

當非常低電平的信號必須數字化為高分辨率時，Σ-ΔADC是一種很有吸引力的選擇 - 但用戶應該理解Σ-ΔADC比SAR ADC更加數字化，因此可能需要更長的開發周期。評估板和軟件可以極大地幫助完成此過程。盡管如此，仍然有許多儀器和傳感器信號調理應用可以通過傳統的儀表放大器（用于信號放大和共模抑制）有效地解決，然后是多路復用器和SAR ADC。

用于語音頻帶和音頻的 Sigma-Delta ADC

除了為各種工業測量應用提供有吸引力的解決方案 - 精確測量，傳感器監控，電能計量和電機控制 - Σ-Δ轉換器在現代語音頻帶和音頻應用中占據主導地位。 Σ-Δ轉換器固有的高過采樣率的一個主要好處是它們簡化了ADC的輸入抗混疊濾波器和DAC的輸出反成像濾波器。此外，將數字功能添加到基于CMOS的轉換器的簡易性使得數字濾波器可編程性等功能變得切實可行，而且整個芯片面積，功耗和成本只有很小的增加。

語音頻帶音頻的數字技術始于20世紀40年代PCM電信應用的早期階段。早期的T載波系統使用8位壓縮擴展ADC和擴展DAC，8 kSPS的采樣頻率成為早期標準。

現代數字蜂窩系統采用更高分辨率的過采樣線性Σ-Δ型ADC和DAC而不是低分辨率壓擴技術。典型的SNR要求為60 dB至70 dB。如果需要壓擴/擴展以與舊系統兼容，則可以在DSP硬件或軟件中完成。具有除PCM之外的許多應用的語音頻帶“編解碼器”（編碼器/解碼器），例如語音處理，加密等，有多種類型可供選擇。

Sigma-delta ADC和DAC也占主導地位。更苛刻的音頻市場，包括FM立體聲，計算機音頻，立體聲光盤（CD），數字錄音帶（DAT）和DVD音頻。 總諧波失真加噪聲（THD + N）要求范圍從60 dB到大于100 dB，采樣率范圍從48 kSPS到192 kSPS。現代CMOSΣ-ΔADC和DAC可滿足這些要求，并提供通常與此類應用相關的附加數字功能。

用于高速應用的

流水線型ADC
（采樣率大于5 MSPS）

在本文中，我們任意定義任何要求采樣率大于5 MSPS的應用為“高速”。圖1顯示SAR和流水線ADC之間存在重疊區域，采樣速率在大約1 MSPS和5 MSPS之間。除了這個小區域，被認為高速的應用程序通常由流水線ADC提供服務。今天，低功耗CMOS流水線轉換器是首選的ADC，不僅適用于視頻市場，也適用于許多其他產品。這與20世紀80年代形成鮮明對比，當時這些市場由IC閃存轉換器（主導8位視頻市場，采樣率在15 MSPS和100 MSPS之間）或更高分辨率，更昂貴的模塊化/混合解決方案提供服務。雖然低分辨率閃存轉換器仍然是流水線ADC的重要組成部分，但它們本身很少使用，除非極高的采樣率 - 通常大于1 GHz或2 GHz - 要求分辨率不超過6位到8位。

如今，需要“高速”ADC的市場包括許多類型的儀器應用（數字示波器，頻譜分析儀和醫學成像）。還需要高速轉換器的是視頻，雷達，通信（IF采樣，軟件無線電，基站，機頂盒等）和消費類電子產品（數字）相機，顯示電子產品，DVD，增強清晰度電視和高清電視。

流水線型ADC起源于20世紀50年代首次使用的分級架構。圖11顯示了一個簡單的6位兩級分級ADC的框圖。

SHA的輸出由第一級3位子ADC（SADC）數字化 - 通常是閃存轉換器。使用3位子DAC（SDAC）將粗略的3位MSB轉換轉換回模擬信號。然后從SHA輸出中減去SDAC輸出，差值被放大，并且這個“殘余信號”由第二級3位SADC數字化，以產生總共6位輸出字的三個LSB。

通過檢查第二級ADC輸入端的“殘余”波形，可以最好地評估這種分級ADC，如圖12所示。該波形是應用低頻斜坡信號的典型波形到ADC的模擬輸入。為了不存在丟失碼，殘余波形不得超過第二級ADC的輸入范圍，如圖12A的理想情況所示。這意味著N1位SADC和N1位SDAC必須精確到比N1 + N2位更好。在所示的示例中，N1 = 3，N2 = 3，并且N1 + N2 = 6.當殘余波形超出N2 SADC“R”的范圍并且下降時，圖12B中所示的情況將導致丟失代碼。在“X”或“Y”區域內 - 這可能是由非線性N1 SADC或級間增益和/或偏移的不匹配引起的。在這種情況下的ADC輸出可能如圖13所示。

如圖所示，這種架構對于高達約8位的分辨率非常有用（N1 = N2 = 4）;然而，保持兩個階段之間的8位對準（特別是溫度變化）可能是困難的。在這一點上值得注意的是，除了在本討論范圍之外的某些設計問題之外，沒有特別的要求 - 在分級架構中每個階段的比特數相同。此外，可以有兩個以上的階段。然而，除非添加某種形式的糾錯，否則圖11所示的架構限制在大約8位分辨率。

錯誤校正的分級ADC架構在20世紀60年代中期出現，是實現更高分辨率的有效手段，同時仍然使用基本的分級架構。例如，在兩級6位分級ADC中，向第二級ADC添加一個額外位，允許對圖12中顯示為“X”和“Y”的區域進行數字化。第二級ADC允許殘留波形偏離其理想值 - 只要它不超過第二級ADC的范圍。但是，內部SDAC必須仍然精確到超過整體分辨率N1 + N2。

圖14顯示了帶有糾錯功能的基本6位分級ADC，第二級分辨率提高了到4位，而不是原來的3位。當殘余波形落入“X”或“Y”超范圍區域時修改N1 SADC結果所需的附加邏輯是用簡單的加法器結合加到殘余波形的直流偏移電壓實現的。在這種配置中，第二級SADC的MSB控制MSB是遞增001還是通過未修改。

值得注意的是，在第二級ADC中可以使用多個校正位，轉換器設計過程的權衡 - 超出了本討論的范圍。

圖14中所示的糾錯后的分級 ADC沒有流水線延遲。在下一個事件發生所需的時間內，輸入SHA保持在保持模式：第一級SADC做出決定，其輸出由第一級SDAC重建，SDAC輸出從SHA輸出中減去，放大，并由第二階段SADC數字化。數字數據通過糾錯邏輯和輸出寄存器后，即可使用;轉換器已準備好進行另一個采樣時鐘輸入。

為了提高基本分級ADC的速度，圖15所示的“流水線”架構已變得非常流行。這種流水線型ADC具有數字校正的分級架構，其中兩個階段中的每一個都在數據上運行一半轉換周期，然后將其殘余輸出傳遞到“下一階段”管道“在采樣時鐘的下一階段之前。級間跟蹤和保持（T / H）用作模擬延遲線 - 當第一級轉換完成時，它被定時進入保持模式。這樣可以為內部SADC，SDAC和放大器提供更長的建立時間，并允許流水線轉換器以比非流水線版本更高的整體采樣率運行。

有許多設計貿易可以在流水線ADC的設計中進行的關閉，例如級數，每級的位數，校正位數和時序。為了確保來自對應于特定樣本的各個級的數字數據同時到達糾錯邏輯，必須將適當數量的移位寄存器添加到流水線級的每個輸出。例如，如果第一級需要7個移位寄存器延遲，則下一級需要6個，接下來的5個等。這會將數字流水線延遲添加到最終輸出數據，如圖16所示，典型的時序流水線ADC，AD9235。

對于12位，65 MSPS AD9235，有七個時鐘周期的流水線延遲（有時稱為延遲）。根據應用，這種延遲可能是也可能不是問題。如果ADC在反饋控制環路內，延遲可能是一個問題 - 在重疊區域中，逐次逼近架構將是更好的選擇。延遲也使流水線ADC難以在多路復用應用中使用。

然而，在頻率響應比建立時間更重要的大多數應用中，延遲問題不是真正的問題。

與大多數CMOS流水線ADC相關的一個微妙問題是它們在低采樣率下的性能。由于內部時序通常由外部采樣時鐘控制，因此非常低的采樣速率會延長內部跟蹤和保持的 hold 次數，導致過度下垂導致轉換錯誤。因此，大多數流水線ADC具有最小的規范以及最大采樣率。顯然，這排除了單射或突發模式應用中的操作 - 其中SAR ADC架構更合適。

最后，澄清重新排列和流水線 ADC之間的區別非常重要。從上面的討論可以看出，雖然流水線型ADC通常是分級的（當然還有糾錯），但是分級ADC不一定是流水線的。事實上，流水線分級架構占主導地位，因為需要高采樣率，內部建立時間至關重要。

目前流水線型ADC可用，分辨率高達14位，采樣率超過100 MHz。它們非常適合許多不僅需要高采樣率而且需要高信噪比（SNR）和無雜散動態范圍（SFDR）的應用。目前，這些轉換器的一個流行應用是用于現代蜂窩電話基站的軟件定義無線電（SDR）。

圖17顯示了通用軟件無線電接收器和發射器的簡化圖。一個基本特征是：不是在接收器中單獨數字化每個通道，而是包含許多通道的整個帶寬由ADC直接數字化?？値捒筛哌_20 MHz，具體取決于空氣標準。通過高性能數字信號處理器（DSP）在接收信號處理器（RSP）中以數字方式執行通道濾波，調諧和分離。

在相對較高的中頻（IF）處對頻帶進行數字化消除了幾個下變頻階段。這導致了成本更低，更靈活的解決方案，其中大多數信號處理是以數字方式執行的，而不是在與標準模擬超外差無線電接收器相關的更復雜的模擬電路中。另外，通過在軟件中進行適當的改變，可以通過相同的硬件處理各種空氣標準（GSM，CDMA，EDGE等）。請注意，軟件無線電中的發送器使用發送信號處理器（TSP）和DSP來格式化各個通道，以便通過上游DAC進行傳輸。

接收器的ADC要求由下式確定：接收器必須處理的特定空氣標準。提供給ADC的帶寬頻率包括所需信號以及大幅度“干擾”或“阻塞”.ADC不得生成互調 產品到期阻擋器，因為這些不需要的產品可以掩蓋較小的所需信號。最大預期阻塞與最小預期信號的比率基本上決定了所需的無雜散動態范圍（SFDR）。除了高SFDR之外，ADC還必須具有與所需接收器靈敏度兼容的信噪比（SNR）。

另一個要求是ADC符合所需IF的SFDR和SNR規范頻率。 IF采樣的基本概念如圖18所示，其中20 MHz信號頻帶以60 MSPS的速率數字化。注意IF采樣過程如何將信號從第三奈奎斯特區轉移到基帶而無需模擬下變頻。感興趣的信號帶寬以第三奈奎斯特區為中心，IF頻率為75MHz。在這個例子中選擇的數字有點武斷，但它們用于說明欠采樣的概念。這些應用對ADC性能提出了嚴格的要求，特別是在SNR和SFDR方面?，F代流水線ADC，如14位，80 MSPS AD9444，可滿足這些苛刻的要求。例如，AD9444的SFDR為97 dBc，信噪比為73 dB，輸入為70 MHz。 AD9444的輸入帶寬為650 MHz。針對SFDR和/或SNR優化的其他14位ADC是AD9445和AD9446。

結論

我們在這里討論了逐次逼近，Σ-Δ和流水線架構 - 那些在現代集成電路ADC中最常用的架構。

逐次逼近是幾乎所有多路復用數據采集系統以及許多儀器應用的首選架構。 SAR ADC相對易于使用，無流水線延遲，分辨率高達18位，采樣速率高達3 MSPS。

適用于各種工業測量應用，sigma-delta ADC非常理想;它的分辨率從12位到24位。 Sigma-delta ADC適用于各種傳感器調節，能量監控和電機控制應用。在許多情況下，高分辨率和片上PGA的增加允許傳感器和ADC之間的直接連接，而無需儀表放大器或其他調理電路。

Σ-ΔADC和DAC，可輕松集成到包含高度數字功能的IC中，也是語音頻帶和音頻市場的主導。這些轉換器的固有過采樣極大地放寬了對ADC抗混疊濾波器和DAC重建濾波器的要求。

對于大于約5 MSPS的采樣率，流水線架構占主導地位。這些應用通常要求分辨率高達14位，具有高SFDR和SNR，采樣頻率范圍為5 MSPS至大于100 MSPS。這類ADC用于許多類型的儀器，包括數字示波器，頻譜分析儀和醫學成像。其他應用包括視頻，雷達和通信應用 - 包括IF采樣，軟件無線電，基站和機頂盒 - 以及消費電子設備，如數碼相機，顯示電子產品，DVD，增強型清晰度電視和高清晰度電視。

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不容忽視的是ADC輸入，輸出和采樣時鐘電路的正確設計。有關這些重要問題，請參閱數據表和應用說明。最后，對于實現成功的混合信號設計同樣至關重要的是布局，接地和去耦。