引言

軟件無線電是指以現代通信理論為基礎,以數字信號處理為核心,以微電子技術為支撐的無線電技術。導航接收機主要是基于中頻帶通采樣的軟件無線電裝置,它將射頻信號先變為標準的中頻信號,以適應A/D轉換的需要,然后通過可編程數字信號處理模塊進行中頻數字化處理。采用軟件無線電的思想來實現導航接收機終端具有靈活性、集中和模塊化三個優點。

導航接收機作為一個軟件無線電系統,需要處理多種速率的信號。如果為每種速率配備一個專用主時鐘,系統就會變得既昂貴又缺乏靈活性。事實上,也可以只用一個主時鐘,即對所有的信號都用一個固定頻率進行帶通抽樣,然后通過抽樣速率變換技術來得到不同標準的比特或碼片速率。

SRC可以通過內插和抽取等組合方式來計算離散時間信號中的某些值,從而獲得特定頻段內的信號。在軟件無線電中,用Farrow結構實現的基于分段多項式脈沖響應的濾波器結構類似于FIR結構,它具有固定的乘法器系數,同時具有可變數字延時單元,而且可以通過調整數字延時來改變頻率轉換的比例,因而是實現抽樣速率變換的一個比較好的選擇。

1 Farrow濾波器的設計

1.1 抗混疊濾波器設計

SRC可以看作是對一個重建信號的再抽樣。即通過對數字信號進行數模轉換和濾波來得到一個模擬信號,然后再對這個信號進行抽樣處理。圖1所示是其重建信號再抽樣示意圖。

圖1中,L為內插因子,M為抽取因子,兩者都是正整數,且L和M互質。SRC因子可用L/M或T2/T1的比值來表示。這里的T1是第一次抽樣后的周期,而T2則是經過內插和抽取后的周期。T1和T2有如下關系:

對一個信號的內插會引起頻譜的鏡像,而抽取則會引起頻譜的混疊。其中,頻譜混疊將會破壞信號,因此,抗混疊是SRC最需要關注的。SRC的主要任務就是設計滿足要求的重建濾波器以滿足抗混疊要求。

圖1中的SRC濾波和再抽樣表達式如下：

(2)式是在濾波器h(t)的連續時間沖擊響應抽樣和輸入信號x(kT1)之間的一個類似卷積的操作,該操作會使輸出信號y(mT2)產生一個新的速率。每計算一個輸出抽樣都要用到h(t)沖擊響應的抽樣值。而由于h(t)沖擊響應的抽樣值與T1,T2,k和m有關,不同時間是不一樣的。因此,需要知道濾波器h(t)的連續時間沖擊響應,而不是一些特定的抽樣值。式(2)實際上是一個時變系統。h(t)可以看作是一個在時變離散系統中的連續時間濾波器。

對有理數和整數因子的SRC系統,h(t)是周期時變的。因此,處理時只需要計算h(t)的一些特定抽樣值。這些值可以預先存儲起來,以用于典型的有理數SRC系統。

對于SRC因子是無理數的情況,可以用一個有理數來近似表示。但是,當L和M很大時,往往需要很大的存儲空間,這種方法就不實用。因此,必須找到一種更好的方法,以根據需要計算任意因子SRC的h(t)抽樣值。

為了減少計算h(t)抽樣值的工作量,可以用分段多項式函數來表示h(t):

式中,N為級聯多項式的數目,Δ為分段多項式的長度。pj(t)表示第j段分段長度為Δ的多項式。j=「t/Δ」,「」表示取整操作。這樣,只需要確定采用何種濾波器以及輸入和輸出抽樣速率,就可計算出表示該濾波器的多項式的系數。用該方法計算每個輸出抽樣值所需要的計算量很小。這種方式可看作是在已有沖擊響應基礎上的內插沖擊響應,即利用多項式及其系數來計算新值。分段多項式的階數越高,h(t)就越能反映實際情況。但階數過高會引起系統的不穩定。通過降低階數并減小分段長度可以保持濾波器的精度。這樣,(3)式又可以表示為:

這里的ci(j)表示多項式pj(t)的第i階系數,n-1表示多項式的最高系數。一旦確定了SRC因子和多項式,就可以求出濾波器系數。Δ的大小是一個很重要的問題。不同的會使濾波器具有不同的抗鏡像和抗混疊性能。設h(t)頻域響應可用一個滾降因子r=0.22的截斷升余弦函數表示,其沖擊響應長度為10·Δ。分段多項式可用最高階數為3的樣條函數表示,其時頻特性如圖2所示。圖中的主瓣比第一旁瓣高36.7dB,可見其有很好的抗混疊或抗鏡像性能。

1.2 Farrow濾波器的原理結構

把(4)式代入(2)式,并令Δ=T1,可得:

其中,μm表示當前輸出抽樣點與其前面輸入抽樣點之間的距離,且有0≤μm<1。由(5)式即可得出一種實現SRC濾波的多項式濾波器,一般稱為Farrow結構,該結構的聯絡圖如圖3所示。對于距離原來抽樣位置為μm的任何輸出抽樣值,若用t=μm代入所在位置的分段多項式就可以計算出來,而不需要存儲這些抽樣值。圖3中的ctrl(mT2)表示周期為T2的控制抽取脈沖。

從上面的分析可以看出,Farrow結構以內插、多項式濾波和抽取操作級聯的方式來實現任意因子的SRC,它涉及到三種速率,即輸入速率1/T1、內插后的速率L/T1以及抽取后的速率1/T2。當L很大時,內插后的速率L/T1會很高,往往達到千兆級,這顯然對器件的運算能力提出了極高的要求。但實際上,內插點的值除在L的整數倍上以外都是零。因此,在設計濾波器時,內插只在理論上產生影響,實際上可以不執行內插操作。這樣就降低了Farrow結構對器件處理能力的要求。

對Farrow結構來說,Δ=T1,本質上就是一個用多項式實現的、后面有抽取器的多相內插濾波器。它的傳輸零點集中在輸入抽樣速率1/T1的整數倍上,因此,其抗鏡像性能比較好,而抗混疊性能不理想。如果令Δ=T2,則可得到一種稱作轉置Farrow的結構,這本質上是一個用多項式實現的、前面是內插器的多相抽取濾波器,它的傳輸零點集中在輸出抽樣速率1/T2的整數倍上。它具有良好的抗混疊性能。而抗混疊是SRC主要關注的性能。

2 Farrow濾波器的FPGA實現

2.1 模塊化設計

模塊化的設計思想是將大規模復雜系統按照一定的規則劃分成若干模塊,然后對每個模塊進行設計輸入、綜合,并將實現結果約束在預先設置好的區域內,最后再將所有模塊的實現結果有機的組織起來,從而完成整個系統的設計。

模塊設計常用的設計輸入方式為框圖與HDL語言設計輸入方式。頂層模塊用于描述全局邏輯,主要包括設計的輸入/輸出、端口描述與信號屬性聲明、以及子模塊之間的連接關系。子模塊的設計通常也使用框圖與HDL語言輸入方式。

基于這種抗混疊濾波器設計和Farrow結構,可對實現抽取濾波器的濾波進行模塊化設計。圖4為Farrow模塊頂層原理圖。該模塊包括延時子模塊、多項式濾波子模塊和Mu值乘法子模塊等。

2.2仿真

在選用軟件調試時,可采用QuartusII5.0軟件,它支持Altera公司的大部分CPLD及FPGA芯片,可以降低設計和校驗周期,提高設計效率。QuartusII5.0內含實時調試工具,并帶有含有邏輯鎖定功能,可使模塊化設計達到最優化的設計效果。此外,它還含有將FPGA設計向ASIC設計無縫轉移的高效的ASIC設計技術。QuartusⅡ的RTLViewer(寄存器層查看器)還提供了一個可以看到低層邏輯電路,并對其進行分析和節點定位的功能,從而極大的方便了程序的調試。因此,本文采用QuartusII來編譯仿真。

該仿真的輸入時鐘Clk_in為50MHz,輸出時鐘Clk_out為25MHz。X[8..0]為輸入數字信號,時間間隔為1/50MHz,另外,在仿真時還假定Mu[7..0]為固定值,Y為經過抽取濾波器后的輸出值,時間間隔為1/25MHz。仿真結果證明:該設計完全可以實現抽樣率由50MHz降為25MHz的速率轉換。

2.3芯片選型和驗證

本導航接收機整個基帶處理模塊選用Altera公司Stratix系列的EP1S25F672C7芯片。該芯片采用1.5V內核,0.13um工藝,含有25660個邏輯單元,內嵌三種RAM塊(M512,M4K,MRAM),RAM總容量為16KB,引腳為672個,最大可用I/O引腳為582個。經過編譯,該濾波器僅占用305個邏輯單元,占整個邏輯芯片資源的2%。通過ByteBlasterMV下載電纜適配程序到FPGA中進行測試證明。其測試結果完全滿足設計要求。

3結束語

本文討論了在導航接收機中采用軟件無線電技術進行抽樣速率變換的抗混疊濾波器的設計方法,采用該方法設計的基于Farrow結構的抽取濾波器,可以成功地運用于導航接收機位定時調整電路中。