這些日子一直在設計自己的Cyclone V SoC開發板，由于我們這種散兵游勇，是斷然沒有廠家和代理技術支持的，因此只能找各種現成方案參考。

其實Cyclone V SoC芯片的外圍電路設計不難，無非就是DDR3、千兆以太網PHY、USB PHY、USB轉串口。但是除了這些功能電路外，更重要的應該是電源電路了。

以DE0-Nano-SoC為參考，一個板子上，總共涉及到了5V、9V、3.3V、1.1V、1.2V、1.5V、1.8V、2.5V、以及DDR的VTT和VREF這10種電壓。嚇死個人哦。

一直都聽說電源設計很重要，一看到這么多電源，瞬間有種慫了的感覺。不過，再怎么麻煩，該解決的問題還是要解決的。

由于市面上Cyclone V SoC的板子真心不多，而DE0-Nano-SoC作為一個功能最簡單的板子，就以他的電源方案作為參考了。

5V：這個好說，作為整板的供電輸入，使用一個10W電源供電

9V/1A：這個9V在這個板子上貌似是給LTC的DAC外接板用的，使用了一個Boost升壓電路，與核心系統無關，暫時不考慮

3.3V/3A：幾乎板子上每個芯片都需要3.3V供電，而且有些排針接口還要對外供電，因此設計一個3A的輸出沒什么疑問。

1.1V/3A：這個電源可以看到，在輸出時分成了兩個名字，一個叫VCCINT_FPGA，一個叫VCC1P1_HPS，既然是要給FPGA內核和HPS同時供電，設計3A的電流也無可厚非了。只是事實上應該還有壓縮的空間，但是沒必要了。

1.2V/1.1A：這個在原理圖里面搜索了下，僅僅是給以太網PHY芯片做內核供電用的，而根據以太網芯片手冊里面的描述，以太網的內核供電工作電流典型值如下表所示，可以看到，千兆全雙工100%使用率下也才221mA，所以個人認為這個地方的1.2V/1.1A的電源設計太浪費了，而且一般的以太網PHY芯片都自帶LDO控制腳，使用一個AO3415的MOS管就能自給自足了。因此這個1.2V/1.1A設計性價比不高。

1.5V/2.2A：真有錢，用了2個1.1A的LDO并聯得到2.2A輸出。這個電源是給DDR3芯片供電用的，既然都達到2.2A的電流輸出了，為啥不用DCDC，而要用兩個LDO并聯呢？難道DDR3不能用DCDC供電？還是這里只是單純為了刷刷存在感？另外也想知道，2顆DDR3的功耗大概在多少，有必要用到2.2A的電流嗎？

1.8V/1.1A：在原理圖上查找了下，這個供電主要作用有兩個，一個是給PLL芯片供電，輸出多路時鐘，供FPGA和HPS時鐘，另一個是給板載的USB Blaster II下載器的核心芯片EPM570型CPLD做內核供電。因此實際也與Cyclone V SOC芯片無關。

2.5V/3A：最后，就是把我深深迷惑到的2.5V/3A這個電源了。最開始一直在找這個2.5V究竟給哪個地方供電了，查了一圈，發現只是基本全部連接到SoC FPGA的管腳上了。心想，不至于吧。

一個FPGA芯片，要一個2.5V/3A的電源干什么，內核也才3A啊。很早之前設計原理圖時候就卡在這里了，一直想不通，甚至由此對Cyclone V SOC芯片的電源電路設計產生了畏懼，一直不敢去面對，直到今天再次翻出來看，才一拍大腿，恍然大悟。

原來板子上的其他的1.2V/1.1A、1.8V/1.1A、1.5V/2.2A電源全是用的這個2.5V作為輸入的。感情是為了降低電源耗散。所以這個2.5V/3A的電源設計出來主要不是給芯片用的，是給其他的LDO電源做輸入的。初步計算了下：

其他所有使用2.5V作為輸入的電源電路的設計功率為1.2*1.1+1.8*1.1+1.5*2.2=1.32+1.98+3.3=6.6W，而2.5V/3A的設計功率為7.5W，意思是只有0.9W留給了SOC芯片，換算下來電流就是360mA，這，這，這用一個常用的LDO就解決了嘛。至此，總算是想通了。