在2023年2月在國(guó)際學(xué)會(huì)ISSCC上，三星電子正是披露了公司研發(fā)的存儲(chǔ)容量為24Gbit的DDR5 DRAM的概要（下圖左）和硅芯片（下圖右）。就在學(xué)會(huì)上發(fā)布的DRAM而言，該DRAM容量堪稱(chēng)最大。

自DRAM的生產(chǎn)技術(shù)世代進(jìn)入10納米代際（及20納米代際以下）以來(lái)，已經(jīng)過(guò)去五年。在這五年里，DRAM技術(shù)、產(chǎn)品情況皆出現(xiàn)了明顯變化。雖然筆者一直在匯總一下DRAM的技術(shù)研發(fā)趨勢(shì)，但其定位卻發(fā)生了較大變化。本文中，筆者首先從2000年以來(lái)的DRAM技術(shù)開(kāi)始回顧。

微縮化進(jìn)步的牽引力不再是DRAM

業(yè)界普遍認(rèn)為，在2000年之前，半導(dǎo)體生產(chǎn)技術(shù)的進(jìn)步皆由DRAM的微縮化引領(lǐng)，甚至一度被譽(yù)為拉動(dòng)工藝技術(shù)進(jìn)步的“Process Driver（工藝牽引力）”。但是，進(jìn)入2000年，情況卻發(fā)生了變化。NAND閃存（當(dāng)時(shí)的平面型存儲(chǔ)半導(dǎo)體）的進(jìn)步極大了帶動(dòng)了生產(chǎn)技術(shù)的微縮化發(fā)展。NAND閃存成為了微縮化加工的“牽引力主角”。

線(xiàn)路技術(shù)國(guó)際學(xué)會(huì)ISSCC（IEEE International Solid-State Circuits Conference，每年二月在美國(guó)舊金山舉辦會(huì)議）是全球半導(dǎo)體業(yè)界最知名單位，近期公布了其試做芯片的研發(fā)成果。2009年一2011年的技術(shù)節(jié)點(diǎn)（最小加工尺寸）如下，DRAM為56nm一44nm，NAND閃存（Planer型）為32nm一21nm。

DRAM和NAND閃存（僅Planer型）的技術(shù)節(jié)點(diǎn)（生產(chǎn)技術(shù)代際：2009年一2017年）。上圖為筆者總結(jié)的國(guó)際學(xué)會(huì)ISSCC公布的試做芯片數(shù)據(jù)。（圖片出自：pc.watch）

一度走在微縮化最前沿的NAND閃存在2015年達(dá)到極限，并放棄了加工尺寸的微縮化，改為3D堆疊。NAND閃存的微縮化幾乎不再進(jìn)步，2015年以后DRAM再次成為微縮化的主要驅(qū)動(dòng)。

邏輯半導(dǎo)體的“技術(shù)節(jié)點(diǎn)名”與實(shí)際尺寸背離

2000年以前，主要由DRAM驅(qū)動(dòng)整個(gè)半導(dǎo)體業(yè)界（存儲(chǔ)半導(dǎo)體和邏輯半導(dǎo)體）的微縮化發(fā)展；但2015年一2024年DRAM卻沒(méi)有引領(lǐng)邏輯半導(dǎo)體微縮化發(fā)展。理由有以下兩點(diǎn)。

其一，邏輯半導(dǎo)體晶體管的3D化。MOS FET結(jié)構(gòu)從平面型改為3D FinFET，因此門(mén)極長(zhǎng)度(Gate Length，或者是“溝道長(zhǎng)度”，一直是半導(dǎo)體微縮化的指標(biāo))的定義將不再有意義。取而代之的是“標(biāo)準(zhǔn)單元（Standard Cell，邏輯半導(dǎo)體的最小單位）”的“門(mén)極間距（Gate Pitch）”和最小線(xiàn)寬（嚴(yán)密來(lái)講，應(yīng)該是二者的積）。當(dāng)下最尖端邏輯半導(dǎo)體的“技術(shù)節(jié)點(diǎn)”5納米、7納米等數(shù)值，不過(guò)是一個(gè)標(biāo)簽符號(hào)，實(shí)際（硅芯片）是不存在的。

2017年版的半導(dǎo)體技術(shù)藍(lán)圖（IRDS）。從上至下為邏輯半導(dǎo)體、NAND、DRAM、NAND閃存（技術(shù)代際為筆者推測(cè)）?？梢钥闯?，找不到邏輯半導(dǎo)體技術(shù)節(jié)點(diǎn)（紅框）對(duì)應(yīng)的尺寸。（圖片出自：pc.watch）

其二，邏輯半導(dǎo)體芯片·工藝技術(shù)與DRAM芯片·工藝技術(shù)的差異很大。在每一代邏輯半導(dǎo)體生產(chǎn)工藝中，晶體管的技術(shù)變化或大或小，如應(yīng)變硅(Strained Silicon)、HKMG（高介電率金屬門(mén)極）、FinFET、COAG（Contact Over Active Gate）等。此外，還已經(jīng)研發(fā)了銅（Cu）排線(xiàn)、低介電率的絕緣層膜等，并全面投入應(yīng)用于多層排線(xiàn)。

DRAM的技術(shù)節(jié)點(diǎn)反映了真實(shí)的物理尺寸

DRAM的技術(shù)節(jié)點(diǎn)名稱(chēng)與實(shí)際尺寸接近，且不同于邏輯半導(dǎo)體。DRAM的技術(shù)節(jié)點(diǎn)名稱(chēng)多以代碼來(lái)表示，如30納米代際為“D3z”、20納米代際為“D2x”。

依據(jù)代碼也不難推測(cè)出其技術(shù)節(jié)點(diǎn)，如“D2x”約為28納米、“D2y”約為25納米、“D2z”約為22納米。雖然技術(shù)節(jié)點(diǎn)的代碼依DRAM廠家不同而不同，但差異不大。

大型DRAM廠家的技術(shù)節(jié)點(diǎn)和設(shè)計(jì)規(guī)則（D/R）之間的關(guān)系。可以看出，大型DRAM廠家的技術(shù)節(jié)點(diǎn)名稱(chēng)和實(shí)際設(shè)計(jì)規(guī)則之間存在差異。出自TechInsights公司（一家提供半導(dǎo)體芯片解析服務(wù)的企業(yè)）于2023年8月在“閃存峰會(huì)”上公布的資料。（圖片出自：pc.watch）

技術(shù)節(jié)點(diǎn)相當(dāng)于尺寸的現(xiàn)象存在于存儲(chǔ)單元陣列（Memory Cell Array）的“活躍區(qū)（Active Region，或有源區(qū)、主動(dòng)區(qū)）”。“活躍區(qū)”排列準(zhǔn)確，且間距（Pitch）的1/2（Half Pitch）即為技術(shù)節(jié)點(diǎn)名稱(chēng)。換句話(huà)說(shuō)，“D1x”代際（18納米代際、也被成為1Xnm）的DRAM硅芯片的單元晶體管以36nm間距排列。

從TechInsights公司于2018年12月的披露的數(shù)據(jù)來(lái)看，三家DRAM廠家的“D1x”代際（1Xnm、Half-pitch）的最小尺寸如下，三星電子為18納米、SK海力士為17.5納米、鎂光科技為19納米。三家差異不大。

DRAM芯片的基本架構(gòu)

接下來(lái)筆者將介紹DRAM芯片的基本架構(gòu)（Architecture）。在DRAM的制造工藝中，廠家會(huì)盡可能多地在硅晶圓上制作DRAM芯片。從硅晶圓上切出的一顆DRAM芯片通常分為“存儲(chǔ)單元陣列區(qū)域（通常由偶數(shù)個(gè)Sub-array構(gòu)成）”和“周邊線(xiàn)路區(qū)域（Peripheral）”

“存儲(chǔ)單元陣列”作為DRAM的存儲(chǔ)區(qū)域，理論上應(yīng)該是2維陣列形狀（Matrix）。就如同象棋棋盤(pán)或者奧賽羅（Othello）黑白棋的棋盤(pán)一樣，行和列的交叉點(diǎn)即為“存儲(chǔ)單元（Memory Cell）”，由“行的編號(hào)”和“列的編號(hào)”鎖定存儲(chǔ)單元的范圍。此處，行的編號(hào)為“行地址（Row Address）”、列的編號(hào)為“列地址（Column Address）”。

在存儲(chǔ)單元陣列區(qū)域，又分為“存儲(chǔ)單元”、“核（Core）”。存儲(chǔ)單元用于存儲(chǔ)信號(hào)，由一個(gè)晶體管（MOSFET）和一個(gè)電容（Capacitor，即Cell Capacitor）構(gòu)成。核（Core）內(nèi)線(xiàn)路如下，從存儲(chǔ)單元陣列中選擇所需存儲(chǔ)單元，并讀取、寫(xiě)入數(shù)據(jù)。且配有“字線(xiàn)解碼器（Word Line Decoder，用于選擇單元晶體管的門(mén)極(字線(xiàn))）”、“位線(xiàn)解碼器（Bit Line Decoder，用于選擇源極（位線(xiàn)））”、用于放大數(shù)據(jù)讀取和寫(xiě)入信號(hào)的“Sense Amplifier”、用于連接各部分的排線(xiàn)等。

周邊線(xiàn)路（Peripheral）由控制線(xiàn)路和輸出線(xiàn)路構(gòu)成?？刂凭€(xiàn)路主要根據(jù)外部輸入的指令、地址，讓DRAM內(nèi)部工作。輸出/輸入線(xiàn)路負(fù)責(zé)數(shù)據(jù)的輸入（寫(xiě)入）、輸出（讀?。?。

上圖為DRAM的基本架構(gòu)說(shuō)明圖。左上角為硅晶圓照片（推測(cè)實(shí)際直徑尺寸為300mm）。左下角為DRAM的硅芯片照片。硅芯片中心左右兩側(cè)有周邊線(xiàn)路、輸出/輸入Pad點(diǎn)、行解碼器（Row Decoder），中央的上下部分有列解碼器（Column Decoder）。上圖右下角是存儲(chǔ)單元陣列（Sub-array）的基本結(jié)構(gòu)。紅色字線(xiàn)（WL）和黃色位線(xiàn)（WL）的交叉點(diǎn)上有一個(gè)存儲(chǔ)單元。字線(xiàn)的端部配與副字線(xiàn)驅(qū)動(dòng)（SWD）相連、位線(xiàn)的端部與讀出放大器（Sense Amplifier，簡(jiǎn)稱(chēng)為“SA”）相連。上圖右上角為各部分占硅芯片的比例。存儲(chǔ)單元占50一55%，核（解碼器、驅(qū)動(dòng)器、讀出放大器、相互連接部分）占25一30%，周邊線(xiàn)路（Peripheral，控制線(xiàn)路和輸出線(xiàn)路）占20%左右。在2018年的國(guó)際學(xué)會(huì)IEDM的技術(shù)講座上，三星電子公布了其相關(guān)資料，上圖出自其資料。（圖片出自：pc.watch）

通過(guò)將電荷儲(chǔ)存于電容，存儲(chǔ)理論值

DRAM的存儲(chǔ)單元由一個(gè)晶體管（簡(jiǎn)稱(chēng)為：“T”）和一個(gè)電容（簡(jiǎn)稱(chēng)為：“C”）構(gòu)成。在存儲(chǔ)半導(dǎo)體行業(yè)，普遍稱(chēng)之為“1T1C”。晶體管具有選擇開(kāi)關(guān)的作用，因此也被稱(chēng)為“選擇晶體管”。讀取/寫(xiě)入動(dòng)作時(shí)，字線(xiàn)解碼器和位線(xiàn)解碼器選擇的位線(xiàn)和字線(xiàn)的交叉點(diǎn)的“選擇晶體管”成為“ON”狀態(tài)。

存儲(chǔ)單元的電容（在性能上與作為電子零部件的電容類(lèi)似）主要存儲(chǔ)電荷信號(hào)，也被稱(chēng)為“單元電容”。當(dāng)電容存儲(chǔ)一定容量的電荷后，存儲(chǔ)單元的理論值為“高（或者1）”。相反，當(dāng)存儲(chǔ)的電荷不滿(mǎn)時(shí)，存儲(chǔ)單元的理論值為“低（或者0）”。

DRAM存儲(chǔ)單元的線(xiàn)路事例（左圖）、電子顯微鏡下觀測(cè)到的存儲(chǔ)單元斷面圖（右圖）。左側(cè)線(xiàn)路圖下，選擇晶體管（通常為n渠道MOSFET）的門(mén)極為字線(xiàn)（紅色：WL）、源極為位線(xiàn)（黃色：WL）。選擇晶體管的漏極（Drain）經(jīng)由單元電容與平板（Plate）電極相連。在右側(cè)的斷面圖中，紅色部分（WL）為選擇晶體管的門(mén)極（字線(xiàn)）、BLC為位線(xiàn)連接、SNC為存儲(chǔ)節(jié)點(diǎn)連接（Storage Node Connect）。SNC上方與電容（照片中的Cap部分）相連。SNC文字左側(cè)的黃色字“BL”為“位線(xiàn)”。（圖片出自：pc.watch）

DRAM存儲(chǔ)單元的基本動(dòng)作和Refresh

在將數(shù)據(jù)寫(xiě)入DRAM時(shí)，利用解碼器將指定位置的選擇晶體管改為“ON狀態(tài)”，同時(shí)，將讀取的數(shù)據(jù)暫存于輸入緩存區(qū)（Buffer），然后，利用讀取放大器將數(shù)據(jù)轉(zhuǎn)為電流、為單元電容充電。

充電后，隨著電容的不斷放電以及時(shí)間的流逝，寫(xiě)入的數(shù)據(jù)（電荷）會(huì)逐步消失。因此需要定期寫(xiě)入數(shù)據(jù)的動(dòng)作。該動(dòng)作被稱(chēng)為“Refresh”。2000年以前的DRAM而言，采用的是一個(gè)外接的存儲(chǔ)控制器在適當(dāng)?shù)臅r(shí)間點(diǎn)實(shí)施“Refresh”。最近，大部分產(chǎn)品采用的是在產(chǎn)品內(nèi)部實(shí)施“Refresh”。

讀取數(shù)據(jù)時(shí)，把選擇晶體管改為“ON”狀態(tài)，單元電容的電荷以電流的形式流向“位線(xiàn)”。位線(xiàn)的電流利用讀取放大器（S/A）以電壓的形式增壓，電壓信號(hào)經(jīng)由輸出緩存區(qū)向外輸出。

在讀取工作中，需要注意的是單元電容的電荷可能會(huì)因?yàn)樽x取工作而丟失。讀取放大器可以及時(shí)修復(fù)讀取的數(shù)據(jù)（即重新寫(xiě)入）。

2000年后，DRAM存儲(chǔ)容量增長(zhǎng)不明顯

2000年以前，尤其是上世紀(jì)70年代和80年代DRAM的存儲(chǔ)容量增長(zhǎng)極其明顯。存儲(chǔ)半導(dǎo)體行業(yè)曾有“三年四倍”的說(shuō)法，即存儲(chǔ)容量擴(kuò)大了四倍的新一代DRAM會(huì)在三年后量產(chǎn)。主流用戶(hù)雖然從20世紀(jì)70年代的Main-flame變成了80年代的Workstation和90年代的PC，但DRAM廠家并沒(méi)有辜負(fù)“三年四倍”的慣例。

從國(guó)際學(xué)會(huì)ISSCC（每年二月份召開(kāi)）上公布的硅芯片的概要來(lái)看DRAM的研發(fā)情況，如下，最初為最大存儲(chǔ)容量，20世紀(jì)90年代初期，容量進(jìn)步速度遠(yuǎn)超“三年四倍（甚至為1年1.59倍）”。1990年為16Mbit，在1995年為1Gbit，即“五年64倍（1年2.3倍）”。

然而，1995年以后，存儲(chǔ)容量的增長(zhǎng)就不再明顯。1999年之前，一直保持著1Gbit的最大容量。后來(lái)，又徘徊于256Mbit和512Mbit、1Gbit、2Gbit、4Gbit。但卻遲遲沒(méi)有進(jìn)入新一代的4Gbit。2014年和2016年公布了8Gbit的硅芯片，可以說(shuō)終于從1Gbit進(jìn)步了1.5個(gè)代際。其實(shí)，進(jìn)步速度為“20年8倍”（1年1.11倍），可以說(shuō)是DRAM研發(fā)歷史上容量進(jìn)步最慢的一次。

DRAM最大存儲(chǔ)容量（單個(gè)硅芯片）（1990年一2014年）。此圖為筆者匯總自國(guó)際學(xué)會(huì)ISSCC披露的數(shù)據(jù)。可以看出，1996年~2012年期間，容量進(jìn)步不明顯（年度擴(kuò)大率為1.11倍）。（圖片出自：pc.watch）

DRAM研發(fā)的“顛覆性轉(zhuǎn)換”

1995年~2014年期間的20年中，DRAM研發(fā)又發(fā)生了什么呢？粗略來(lái)講，研發(fā)方向發(fā)生了很大變化。甚至可以說(shuō)是“顛覆性轉(zhuǎn)換（Paradigm Shift）”，即DRAM的研發(fā)方不再是擴(kuò)大容量，而是提升速度。

DRAM數(shù)據(jù)傳輸速度（單個(gè)輸入/輸出Pin）的推移表（2000年一2012年）。筆者匯總自國(guó)際學(xué)會(huì)ISSCC披露的數(shù)據(jù)。上述三個(gè)系列的年度容量擴(kuò)大速度均超多1.11倍。（圖片出自：pc.watch）

為了提升存儲(chǔ)速度，采用“時(shí)鐘（Clock）同步”的方式控制動(dòng)作時(shí)間。最初，為了與傳統(tǒng)的DRAM（Clock-less式非同步DRAM）區(qū)分，稱(chēng)之為“SDRAM（S：Synchronous）”。如今，大家看到“DRAM”一般就默認(rèn)為“同步式”（或者不去刻意區(qū)分同步還是非同步）。嚴(yán)格來(lái)講，DRAM（如DDR、LPDDR、GDDR等）應(yīng)該被記為“SDRAM”，因此在企業(yè)的產(chǎn)品目錄、學(xué)會(huì)論文中一般會(huì)記錄為“SDRAM”。

可以看出，SDRAM的新一代標(biāo)準(zhǔn)式樣是有意強(qiáng)調(diào)其速度之快而做成的。最初的SDRAM是以時(shí)鐘速度輸入/輸出速度的。此時(shí)的時(shí)鐘頻率為133MHz。新一代SDRAM可以以?xún)杀稌r(shí)鐘速度輸入/輸出數(shù)據(jù)，即“DDR（Double Data Rate） SDRAM”。時(shí)鐘頻率高達(dá)200MHz，數(shù)據(jù)的輸入/輸出速度是時(shí)鐘的兩倍，即400MT/s的輸入/輸出Pin（此處T=Transfer，即傳輸次數(shù)，即一次傳輸接收/發(fā)送1bit，bit/秒）。

近年來(lái)，每一代DDR系列SDRAM的數(shù)據(jù)輸入/輸出速度都較前一代提升兩倍。在國(guó)際學(xué)會(huì)ISSCC上公布的DDR系列SDRAM的數(shù)據(jù)傳輸速度如下，自2003年至2012年，9年內(nèi)提升到4.4倍，即1.18倍/年。

Graphics DRAM（顯存）也采用DDR，并積極提升傳輸速度，即G（Graphics）DDR、SGRAM(Synchronous Graphics RAM)。GDDR系列的SGRAM的傳輸速度正不斷攀升。國(guó)際學(xué)會(huì)ISSCC上披露的GDDR系列SGRAM的數(shù)據(jù)傳輸速度如下，2004年至2010年期間的六年內(nèi)，增長(zhǎng)至4.4倍，即1.28倍/年。

隨著智能手機(jī)的普及，開(kāi)始研發(fā)低功耗版的SDRAM。最初被稱(chēng)為“Mobile DRAM”，后來(lái)基于“LP（Low Power）DDR SDRAM”的名稱(chēng)研發(fā)逐步步入正軌。2009年國(guó)際學(xué)會(huì)ISSCC上首次披露LPDDR系列的試做版硅芯片。當(dāng)時(shí)的Hynix 半導(dǎo)體公司研發(fā)的1Gbit芯片的數(shù)據(jù)傳輸速度為1.066Gbps/pin。即在2012年之前，LPDDR系列的數(shù)據(jù)傳輸速度提升至1.5倍（1.14倍/年）。

DRAM研發(fā)方向出現(xiàn)“顛覆性轉(zhuǎn)變”（2000年一2014年）。1995年一2004年(或至2014年)期間的10年（或20年）內(nèi)，發(fā)生了諸多變化。（圖片出自：pc.watch）

2000年以后的DRAM研發(fā)戰(zhàn)略方向主要如下，高速化（通過(guò)導(dǎo)入時(shí)鐘同步式的設(shè)計(jì)）、依據(jù)產(chǎn)品應(yīng)用方向進(jìn)行研發(fā)、依據(jù)應(yīng)用方向確定封裝（Packing 或Module）標(biāo)準(zhǔn)。NAND閃存是大容量的“主角”。2005年，在ISSCC上披露了NAND閃存存儲(chǔ)密度超過(guò)DRAM的信息。可以說(shuō)，如今已經(jīng)步入了“NAND閃存容量大、DRAM速度高”的時(shí)代。

審核編輯：劉清