從單片 SoC 向異構芯片和小芯片封裝的轉變正在加速，這引發了方法、協作和設計目標的廣泛轉變，工程師在從設計到制造的流程的每一步都能感受到這些轉變。

幾乎每個工程師現在都在研究或接觸一些新的技術、流程或方法。他們正在與過去存在于另一個孤島（有時是世界其他地方）的技能組合進行交互。當工程師試圖解釋 3D-IC、2.5D、系統級封裝和各種類型的扇出之間的差異時，甚至詞匯也在發生變化。

這些變化背后有幾個關鍵驅動因素，當中包括：

1自引入 finFET 以來，每個新節點的成本一直在上升，并且隨著 3nm 及以下工藝的環柵 FET 和高數值孔徑 EUV 的引入，成本變得更加昂貴。這使得擴展整個 SoC 變得不經濟，因為需要出售以收回 NRE 成本的單元數量要么必須足夠高才能證明擴展的合理性，要么需要在更大的系統背景下考慮擴展的好處，例如作為超大規模數據中心中的處理器，其中設計和制造成本可能會因需要更少的服務器且功耗顯著降低而被抵消。

2由于競爭原因，特定領域和用例需要更多不同的功能，但芯片已經比當前標線允許的尺寸更大。這意味著它們要么必須拼接在一起成為一個更大的 SoC，要么需要分解為一個或多個功能并集成到某種類型的高級封裝方案中。

3較小芯片的良率通常較高，理論上可以降低多芯片/多小芯片設計的總體成本。但是，當封裝中的一個或多個芯片/小芯片發生故障時，良率優勢也可能會被最小化，這就是為什么人們如此關注制定集成和互連標準，以及用于設計和模擬這些越來越多的新的和更好的工具。復雜的系統，以及更好的處理、清潔和粘合/剝離工藝

Cadence定制 IC 和 PCB 部門產品管理部門總監 John Park表示，最先進芯片（包括數字和模擬/RF 內容）的設計成本可能高達 10 億美元。“在數字方面，由于最大標線限制，你想要安裝到 SoC 中的東西并不適合，”他說。“順便說一句，即使它確實適合，也存在良率問題，這會推高成本。”

圖 1：發展小芯片的“原因”。僅遵循摩爾定律不再是最佳的技術和經濟道路。來源：Cadence

關于異構集成和高級封裝的任何討論的一個良好起點是商定的術語。異構集成一詞最常見的用途可能是高帶寬內存 （HBM） 與某種 GPU/NPU/CPU 或所有這些的某種組合的集成。

“我們過去常常將封裝芯片封裝在通過 DIMM 卡連接的 PCB 上，”Park 說道。“現在我們已經堆疊了 DRAM。我們將它放在處理器旁邊的封裝內。隨著內存帶寬的巨大提高，人們正在將晶圓堆疊在晶圓上。外形因素也在這里發揮作用。”

該外形尺寸可以決定使用什么類型的封裝以及處理元件、存儲器和 I/O 的放置位置。

“它可以堆疊，可以彼此相鄰，芯片可以是任何材料，” Synopsys 的EDA 集團產品管理總監 Kenneth Larsen 說。“我們通常重點關注數字——先進的 CMOS——但在構建系統時我們也會考慮許多其他芯片。有中介層，有不同的集成方案，然后是技術協同優化。”

為了完全實現多芯片設計，芯片架構師和設計人員需要充分了解多個單獨芯片/小芯片集成到更復雜的系統中后的行為方式。每個芯片包含不同的功能，有時在不同的工藝節點開發，并且通常包括不同類型的電路。因此，它們可能具有不同的閾值電壓，產生其他芯片/小芯片可能容易受到影響的不同噪聲，并且當它們被更高的邏輯利用率（例如 AI/ML）加熱時，它們的行為可能會有所不同。

此外，它們可以使用從引線鍵合到混合鍵合的各種互連方案連接在一起，并且可能容易受到應力的影響，從而使封裝和芯片變形并縮短其預期壽命。在某些情況下，這些應力可能會破壞粘合并導致先進封裝出現故障。當基板比平面配置更薄時，這變得尤其成問題。

圖 2：多芯片系統設計。

來源：新思科技

“一旦 ASIC 超過一定的規模，考慮將其分解，購買其中一些不再作為巨大 ASIC 的 IP 的構建塊，并開始考慮將它們作為實際的小芯片購買，就會變得很有趣。可以共同封裝在一起。”是德科技高速數字仿真技術產品經理 Stephen Slater 說道。

他進一步指出，有些公司已經在這方面取得了非常成功的成功。他們是推出人工智能和超大規模芯片的公司，例如 AMD 等。對于整個半導體生態系統來說，這意味著許多小型 IP 供應商現在開始考慮將具有特定接口（如 UCIe 或 Bunch of Wires）的芯片流片意味著什么。這將是向完全不同的生態系統的轉變。突然間，這些不同的 IP 供應商可以在您關心的硅節點上提供他們的 IP，但現在他們還提供了一種產品，即可以與其他芯片集成的實際芯片。這就是我們所看到的發展方向，并且有很多新技術在發揮作用。人們開始引入硅中介層或玻璃基板之類的東西，以獲得真正精細的間距，以高密度連接從一個小芯片到下一個小芯片。這就是許多 EDA 仿真工具發揮作用的地方。我們將如何應對這些新問題？”

答案越來越多地涉及技術、設計、封裝和系統的協同設計和協同優化。之所以如此具有挑戰性，是因為單片芯片的 ASIC 設計人員以前可能沒有處理過所有步驟。

“在 DTCO 中，設計和優化在電路層面和技術層面同時進行，” Fraunhofer IIS自適應系統工程部設計方法負責人 Roland Jancke 說道。“現在它甚至擴展到系統，所以它是系統技術協同優化（STCO）。特別是在 3D 集成和基于小芯片的系統中，這種集成方法具有巨大的潛力。您將如何做到這一點 — 從晶體管本身開始設計，經過門單元、IP 塊、ASIC、系統級封裝，一直到將使用所有內容的應用程序，并將所有這些整合在一起在一個優化周期中。你需要不同的模型、不同的抽象級別，然后你需要將它們放在一起。”

這是芯片行業面臨的下一個挑戰，即如何集成這些不同的芯片/小芯片，并使整個系統像單片 SoC 一樣或幾乎一樣工作。

“它們可以通過多種方式連接，最常見的是 2.5D 和 3D，其中 2.5D 被定義為通過芯片之間某種類型的中介層或基板連接的小芯片，它們通常通過某種 PHY 連接在一起”， Movellus工程副總裁 Saif Alam 說道。

但工具、流程和方法有太多選擇，因此很難考慮所有這些因素。“盡管西門子和其他公司發起了一項舉措，試圖在所有這些不同的工具之間建立‘通用語言’，但在多芯片解決方案方面，兩者都沒有共同的標準，”Alam說。

即使確實存在通用線程，它們也可能因晶圓廠或標準組的不同而有所不同。這包括臺積電的 3Dblox、三星的 3D CODE、開放計算項目的 CDXML 或大型芯片制造商的專有解決方案。因此，雖然這個想法是像樂高一樣的通用即插即用，但業界距離實現這種功能還有很長的路要走。

例如，西門子 EDA嵌入式板系統部門產品經理 Keith Felton 表示，需要整個封裝組件的單一數字孿生模型，以推動封裝基板層次結構所有級別的系統級協同設計。“這個數字孿生模型還必須提供一個系統級網表，其中包含每個層次結構所需的互連。最合適的格式是 SystemVerilog。在進行任何級別的物理設計（例如 P&R）之前，需要構建和優化該數字孿生模型。否則，你最終會得到一個次優的整體實施。”

同樣，Movellus 的 Alam 認為需要一個系統級網表，并代表整個設計。“然后，對于設計探索，我們需要一種能夠根據用戶定義的成本函數根據需要在小芯片之間移動邏輯的工具。用于驗證、模擬、簽核（計時、EMIR、物理驗證）的工具需要有一個可以共享的數據模型或“語言”。”

歷史上使用這些工具的人是系統級設計師。“現在，當我們采用多芯片時，每個人都是系統設計師，”Cadence 的 Park 說。“你不再只是一名 ASIC 設計師。每個人都需要成為一名系統設計師，他們需要了解此級別的小芯片到小芯片的電氣合規性和信號完整性等內容，因為您已經將其分解，并且將其與 UCIe 或 BoW 或 AIB 重新連接。因此，您需要驗證芯片與芯片之間的電氣連接，并使用信號完整性技術，該技術對于 PCB 設計已有 50 年歷史，但如果您來自單片芯片設計領域，則該技術較新。”

Synopsys 的 Larsen 解釋說，與 DTCO 一樣，STCO 是異構集成難題中日益重要的一部分。“看看系統是什么，我們有架構，我們有 3D 集成。我們擁有正在設計的系統的功能和工作負載、系統的物理和邏輯方面、以及如何通過整個系統提供電力。我們需要確保它適用于客戶尋求的所有條件和市場。

當我們查看這樣的系統時，這本質上是一個封裝。但是我們如何將這個系統的所有這些部分互連在一起呢？設計技術和系統技術之間圍繞系統各部分之間的互連性存在這種抽象，無論是當您在制造中構建這樣的系統時，而且當您將產品帶到現場時也要確保其可靠性。

我們使用 STCO 進行 3D-IC 和多芯片設計時，會采取系統視圖，識別構成系統的所有約束，并嘗試識別阻礙性能或面積減小的瓶頸。我們運行軟件工作負載來嘗試弄清楚這是否會提供 PPAC，這實際上是一個體積指標，因為它就是全部。這不僅僅是 PPAC。這是它的立方體。當我們同時考慮功率、熱量和性能并同時考慮所有這些主題時，這意味著什么現在變得更加明顯。這確實是事情變得復雜的地方。”

對于小芯片而言，挑戰在于細節和數據交換，這也是迄今為止開發的大多數小芯片都是由大型芯片制造商內部開發的原因之一。作為起點，業界將小芯片商業化的努力將需要標準化的方法來連接這些小芯片。“業界圍繞小芯片所做的努力更側重于協議標準化，這正是業界引入 UCIe、線束 （BoW） 和高級互連總線 （AIB） 的地方，”是德科技高速芯片組的 Hee-Soo Lee 說道。“這就是我們認為小芯片不同的地方，不僅僅是從封裝的角度來看——它與舊的 SiP 等相同。但業界正在努力讓一切變得更加標準化。”

轉向多芯片設計

高級封裝中異構集成有如此多的選項，如何引導用戶社區采用一種有凝聚力的方法？

Movellus 的 Alam 表示，造成這種情況的因素有很多。“業界需要共同努力定義芯片之間的通用接口，無論是 UCIe 還是其他標準。對于連接在一起的不同芯片，它們需要具有相同的數據間距，這需要預先規劃和對齊。主要工具供應商需要協作并創建一種通用語言，以方便工具的互操作性。而且小芯片實施所需的先進封裝的制造成本需要下降，因此這不僅僅由財力雄厚的大公司主導。”

西門子的Felton 表示，實現這一目標的一種方法是通過基于云的虛擬實驗室，該實驗室允許用戶使用受控方法和預設練習來探索多芯片協同設計。“他們不需要我們的軟件或許可證就可以做到這一點，而且是免費的，”他說。

但目前尚不清楚到底誰將使用這些尋路類型的工具。“幾乎無論你走到哪里，情況都會有所不同，因為我們正在模糊 ASIC 設計師的工作和封裝設計師的工作之間的界限，”Cadence 的 Park 說。

“一些公司認為現在他們已經轉向基于小芯片的 3D-IC，這就是封裝，封裝設計者需要這樣做。但也有其他公司說，‘不，那仍然是我的芯片。我剛剛進行了分類，所以這就是 IC 設計師的工作。用戶之間沒有共性。

在某些情況下，有一個非常強大的封裝團隊，其中很多都會傳遞給封裝團隊。如果封裝團隊可能不那么強大，他們會嘗試在 ASIC 設計團隊內完成。前端工具確實存在，因此 ASIC 設計背景或系統設計背景并不重要。您仍然需要通用工具來將所有內容整合在一起。”

流程和方法也是如此。Expedera營銷副總裁 Paul Karazuba 表示：“有些客戶非常熱衷于‘我要自己做這件事，我需要你們的設計指南和套準圖’”。“‘告訴我你的 IP 是什么樣子的。把 RTL 寄給我，別打擾我。我要自己做這一切。其他人需要更多的設計幫助，我們可能會真正介入并幫助他們進行設計。他們很好奇我們如何與您假設的基礎知識進行交互。進出其 IP 的信號是什么？我需要給你什么？你的時鐘是多少？

這些都是您所期望的類型，但現實是 NPU 并不存在于芯片上的真空中。它們并不是與芯片其他部分完全獨立的功能。它們與芯片上的其他部件高度集成，例如圖像信號處理器模塊。這兩個系統越來越交織在一起，但它們通常被授權為兩個不同的東西，通常來自兩個不同的供應商。

簡而言之，它以客戶為基礎。這是他們真正希望我們參與的程度。作為 IP 提供商，我們內部需要具備的技能與 10 年前有所不同。我們需要有懂芯片設計的人。”

避免“擁堵”

任何異構集成的關鍵目標之一是數據的平穩移動，這通常取決于一致性和吞吐量。

“在小芯片方面，我們要與兩類人打交道，”Arteris 產品管理和戰略營銷高級總監 Guillaume Boillet表示。“有些人正在開發小芯片，因為他們希望獲得成本和可擴展性，甚至投資組合管理的好處。在這些場景中，涉及到一個供應商。這是同一家公司。總是只有一位架構師能夠俯瞰設計的各個方面。第二類是那些真正擁抱多芯片的人，因為他們相信生態系統的作用。但即使在那里，也主要是合作伙伴。并不是供應商彼此不認識。”

汽車行業是這些關系中的新參與者。“有些開發人員確實想做多芯片，因為突然之間，他們不必在他們不具備所有能力的情況下完成系統的所有部分，”Boillet 說。“即使在那里，大多數時候所有權也是集中的。總有一家公司處于領先地位，無論他們是在生產更高級別的小芯片，還是擁有汽車加速器或人工智能加速器。

在 RTL 或系統級別，與選擇 SoC 相比，我沒有看到太多不同的地方。在 SoC 設計之上，只需考慮幾個方面，這些方面將限制小芯片之間的流量。顯然，這一點需要考慮在內。還會有一致性方面。

結論

這里的一切對某些人來說都是新的。正如 Cadence 的 Park 指出的那樣，“如果您是 ASIC 設計師，新的事物就是多個小芯片，因此您必須擁有一個前端規劃工具。您必須了解要使用什么界面。你如何劃分你的設計？現在它是多個芯片，為了驗證您需要了解信號完整性，以便您可以在小芯片之間建立干凈的連接。對于 ASIC 設計師來說，這是一個全新的世界。

封裝設計師也是如此。他們現在需要了解 DRC 和 LVS 的正式簽核，以及這對于使用硅等不同材料的重要性。過去，封裝設計師使用層壓板和少量陶瓷，現在他們使用硅，這需要了解金屬填充、金屬平衡和正式簽核的限制。