一個版圖設計好以后，產生的錯誤可能是多連了一根鋁線造成的Short，或者是少連了幾根鋁線造成的Open，這樣的低級錯誤對芯片來說都是致命的，因此編輯好的版圖要通過LVS(Layout Versus Schematic)與原理圖進行核對驗證。然后再進行常規(guī)的DRC（Design Rule Check）。

Vertuoso的版圖需要通過Mentor公司的Calibre來進行LVS驗證和DRC檢查（是不是很奇妙？用Cadence公司軟件設計的版圖，卻需要通過Mentor公司的工具來進行驗證，原因我也想不通，那就別想了，往下繼續(xù)看吧！）,幸運的是Calibre已經被集成到Vertuoso軟件中了，我們不需要再打開另外一個軟件界面來操作了。

下面就按照反相器來說明下LVS驗證和DRC檢查：

1.打開反相器的PCB，選擇Calibre>Run nmLVS...,如下圖；

2.然后彈出一個LVS,看到內部還嵌入了一個 Load Runset File文件的對話框，這個是讓我們選擇保存好的runset文件的，因為要從0開始，就點擊"cancel”；

3、點擊左側的Rule標簽，在LVS Rule File中選擇PDK文件包下的HLMC_cl065lp_al_v1p6.lvs文件，如下圖所示；

4、在project下新建一個lvs的文件夾（Linix如何新建文件夾，是linix的操作，不屬于本章內容，大家可以自行找資料腦補下），然后LVS Run Dire-

ctory的路徑選擇到該lvs文件內，保留LVS驗證時報錯的信息；

5、點擊左側Input的標簽，選中右側下的Netlist標簽，可以看到Spice Files有一個默認的inv.calibre文件，這個是反相器的Netlist文件，需要添加下其他規(guī)則文件，同時選中“Export from layout viewer”(第一次一般顏色不會變紅色，需要空運行下LVS后，才能變紅）；

點擊Spice Files右側按鈕，選擇PDK文件包內的empty.cdl文件后，點擊“添加”和“OK”；

6、在出現(xiàn)的對話框中，選擇“Add at end”

7、可以看到empty.cdl已經被load進Spice Files內了；

8.然后就可以點擊左側的Run LVS標簽，進行LVS驗證了，可能會出現(xiàn)要覆蓋上次驗證結果的確認對話框，直接選擇Overwrite覆蓋就好了；

9、最后結果出現(xiàn)了一個綠色的笑臉，這個說明驗證是OK的，如果出現(xiàn)黑臉，就是有錯誤的。