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異步FIFO相關(guān)面試問(wèn)題

CHANBAEK ? 來(lái)源: FPGA的現(xiàn)今未 ? 作者: FPGA的現(xiàn)今未 ? 2023-10-01 10:11 ? 次閱讀

又到了一年一度的招聘季節(jié),有粉絲私信問(wèn)了一個(gè)問(wèn)題,一個(gè)關(guān)于以前流傳出來(lái)的大廠面試的題目,個(gè)人覺(jué)得算是比較經(jīng)典的題目,也是工作中經(jīng)常遇到的一個(gè)問(wèn)題,所以準(zhǔn)備寫一篇回答下。

題目?jī)?nèi)容

有一個(gè)數(shù)據(jù)需要從A時(shí)鐘域同步到B時(shí)鐘域,數(shù)據(jù)位寬是512bit的,但是考慮到其他原因,目前只允許使用256bit異步FIFO(已經(jīng)考慮空度滿寫的保護(hù)),因此設(shè)計(jì)了一個(gè)方案,如下圖所示,請(qǐng)問(wèn)該方案有什么問(wèn)題?如何優(yōu)化?

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分析

通過(guò)上圖我們可以看到,512bit的數(shù)據(jù),被分成了2組256bit的數(shù)據(jù),采用同一個(gè)寫使能信號(hào)寫入到2個(gè)不同的異步FIFO中。在讀這一側(cè),通過(guò)一個(gè)FIFO的空信號(hào),同時(shí)將2個(gè)FIFO中的數(shù)據(jù)讀出來(lái)。乍一看起來(lái)好像沒(méi)有什么問(wèn)題,且仿真的話,也不會(huì)有問(wèn)題。但是在實(shí)際芯片中卻不是這么回事。主要的錯(cuò)誤就是誤認(rèn)為完全相同的異步FIFO在空、滿信號(hào)狀態(tài)上表現(xiàn)也一樣。

我們知道異步FIFO的空滿信號(hào)是通過(guò)格雷碼地址經(jīng)過(guò)轉(zhuǎn)換后比較得到的,而格雷碼在穿越異步時(shí)鐘域的時(shí)候,由于亞穩(wěn)態(tài),有可能造成穿越的結(jié)果出現(xiàn)延遲。如下圖所示,在t1時(shí)刻,寫地址的格雷碼已經(jīng)由00變成01,即寫入了一個(gè)數(shù)據(jù)。讀時(shí)鐘r_clk在采樣的過(guò)程中,由于亞穩(wěn)態(tài)寫地址同步后,可能得到01,或者00,如果得到01,那么在t2時(shí)刻empty信號(hào)就可以拉低了,如果是00,那么在t2時(shí)刻empty不會(huì)拉低,需要在t3時(shí)刻拉低。

圖片

一句話總結(jié),對(duì)于2個(gè)完全一樣的異步FIFO,即使同時(shí)寫入數(shù)據(jù),在讀時(shí)鐘域,empty信號(hào)的產(chǎn)生也是不一樣的,同樣,在寫時(shí)鐘域,full信號(hào)的產(chǎn)生也是不一樣的。

解決方案

這個(gè)問(wèn)題的解決方案其實(shí)很簡(jiǎn)單,寫入測(cè),ready_o信號(hào)的產(chǎn)生不能只使用fifo_1的滿信號(hào),也要使用fifo_2的滿信號(hào),即ready_o = full1_n & full2_n(full低電平有效)。同理,在讀數(shù)據(jù)的時(shí)候,不能只看fifo_1是否空,必須是2個(gè)fifo都不空的時(shí)候才可能讀數(shù)據(jù)。

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總結(jié)

其實(shí)上面這個(gè)題目在實(shí)際項(xiàng)目是經(jīng)常用到的。2個(gè)FIFO被同時(shí)寫入的時(shí)候,默認(rèn)為2個(gè)FIFO是同時(shí)不空的,通過(guò)上面的分析,我們知道異步FIFO不是這么回事,那同步FIFO呢?理論上來(lái)講,同步FIFO是同時(shí)不空的。但是不同廠家設(shè)計(jì)的FIFO,其特性可能也有差異,從代碼的可移植性和可靠性來(lái)講,也不建議采用一個(gè)FIFO為空就推斷另一個(gè)FIFO也為空的方案,必須嚴(yán)格遵守:使用哪個(gè)FIFO,就要使用它的空、滿信號(hào)。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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