1.介紹

FIFO ，First In First Out，先入先出隊列，顧名思義，即第一個到達的數據也將會是第一個離開。由于同步FIFO的操作速度非常快，并且能 降低系統的復雜性 ，因此在很多高性能系統中是非常理想的選擇。且同步FIFO相比異步FIFO來說實現起來更簡單。所以在實際項目中用得相對較多。

UART項目中也使用了同步FIFO進行數據的緩存，本文主要對此進行講解。

2.FIFO設計

同步fifo架構，取自《硬件架構的藝術》

根據系統時鐘和響應速度，需要確定 FIFO深度 。本設計中深度設置為15，數據寬度8bit。同步FIFO設計的關鍵在于空滿信號的產生。

設計中rptr為 讀指針 ，指向下一個要讀的地址；wptr為 寫指針 ，同樣指向下一個要寫的地址。有效的讀寫使能使讀寫指針遞增。

wfull為 寫滿信號 ，表示FIFO空間已經寫滿，不能再寫入數據；rempty為 讀空信號 ，表示FIFO內沒有可供讀寫的有效數據。空滿信號的產生是根據讀寫指針（讀寫地址）產生的。

• FIFO復位

此FIFO模塊中有兩個復位，一個是系統復位rst_，一個是FIFO復位fifo_rst。

系統復位為是整系統復位信號，該系統中所有寄存器會在此復位信號有效時有一個初始值，避免不定態的產生。

FIFO復位信號是同步FIFO的復位信號，只對此模塊有效，該信號有效時讀寫指針會歸0。

滿足FIFO復位單獨可控的設計要求。

• 空滿信號產生

當FIFO復位信號fifo_rst有效時，讀寫指針會歸零，這時rempty信號會拉起，表示FIFO為空狀態，此時往fifo中寫數據；當fifo中沒有空間可以寫時，寫地址是ram的深度即15，寫指針指向下一個寫地址會回到0，此時fifo為滿狀態，wfull信號拉起。

空滿產生

可以發現，在讀寫指針相等時，FIFO要么空要么滿。那么我們怎么對空滿狀態進行區分呢？

FIFO深度為15，正常地址應該為4bit[3:0]，為了區分空滿狀態，我們將指針設置為5bit[4:0]。

根據上述的空滿狀態產生原理，可以發現：

1） 當FIFO為空時，讀寫指針完全相等；

2） 當FIFO為滿時，讀寫指針的最高位是相反的，而低4位一定相等。

空滿信號產生

• FIFO數據狀態指示

由于設計要求FIFO數據量需要可查詢，所以增加一個fifo_cnt，它的值為寫指針與讀指針的差值。表示FIFO中剩余的數據量，作為輸出傳遞到寄存器配置模塊供系統查詢。

最后附上本項目中所用到的同步FIFO代碼，可將FIFO數據位寬和深度參數化，減少改動方便重復調用。另外要養成良好的代碼習慣，多加注釋。

同步FIFO Verilog代碼：

1`timescale 1ns/1ps
 2
 3module    UART_FIFO(
 4    //inputs
 5    clk,
 6    rst_,
 7    fifo_rst,
 8    rinc,
 9    winc,
10    data_i,
11    //outputs
12    data_o,
13    wfull,
14    rempty,
15    fifo_cnt
16);
17
18input           clk;                 // ARM clock
19input           rst_;                // ARM reset
20input           fifo_rst;            // FIFO reset control signal.high active
21input           rinc;                // FIFO read enable signal
22input           winc;                // FIFO write enable signal
23input  [7:0]    data_i;              // in data line
24
25output          wfull;               // write full signal
26output          rempty;              // read empty signal
27output [7:0]    data_o;              // FIFO out data
28output [4:0]    fifo_cnt;            // FIFO statu register
29
30reg  [7:0]      data_o;
31reg  [4:0]      fifo_cnt;
32reg  [4:0]      wptr;                // write pointer
33reg  [4:0]      rptr;                // read pointer
34reg  [7:0]      ram[15:0];           // ram in FIFO
35
36// write data in ram
37always@(posedge clk or negedge rst_) begin
38    if(!rst_) begin
39        data_o <= 8'd0;
40        rptr   <= 5'd0;
41    end
42    else begin
43        if(fifo_rst) begin
44            rptr <= 5'd0;
45        end
46        else begin
47            if(rinc && !rempty) begin
48                data_o <= ram[rptr[3:0]];
49                rptr   <= rptr + 1'b1;
50            end
51        end
52    end
53end
54
55// read data from ram
56always@(posedge clk or negedge rst_) begin
57    if(!rst_) begin
58        wptr <= 5'd0;
59    end
60    else begin
61        if(fifo_rst) begin
62            wptr <= 5'd0;
63        end
64        else begin
65            if(winc && !wfull) begin
66                ram[wptr[3:0]] <= data_i;
67                wptr           <= wptr + 1'b1; 
68            end
69        end
70    end
71end
72
73// the number of data in the FIFO
74always@(posedge clk or negedge rst_) begin
75    if(!rst_) begin
76        fifo_cnt <= 5'd0;
77    end
78    else begin
79        fifo_cnt <= wptr - rptr;
80    end
81end
82
83// produce full and empty signal
84assign    wfull  = ({!wptr[4],wptr[3:0]}==rptr)? 1'b1 : 1'b0;
85assign    rempty = (wptr==rptr)? 1'b1:1'b0;
86
87endmodule
88