來源：芯耀輝

摩爾定律失效，芯片性能提升遇瓶頸

在探討Chiplet(小芯片)之前，摩爾定律是繞不開的話題。戈登·摩爾先生在1965 年提出了摩爾定律：每年單位面積內的晶體管數量會增加一倍，性能也會提升一倍。這意味著，在相同價格的基礎上，能獲得的晶體管數量翻倍。不過，摩爾先生在十年后的1975年，把定律的周期修正為24個月。至此，摩爾定律已經影響半導體行業有半個世紀。

隨著集成電路技術的不斷演進，半導體行業發現摩爾定律在逐漸失效。上圖右上部分是英特爾x86 CPU 1970-2025年的演化歷史，可看出每顆芯片的晶體管數量持續增加(右上深藍色線條)，但時鐘速度(右上天藍色線條)和熱設計功耗(右上灰色線條)自2005年之后就變化不大。于此同時，受先進工藝高成本支出的影響，晶體管成本降幅在2012年后趨緩，甚至越往后還有成本增加的趨勢。

從上圖右下的統計數據可看出，芯片制程在持續微縮和演進，晶體管數也在相應的增長。在2019年以前，單芯片晶體管數量和工藝幾何尺寸演進，一直與摩爾定律高度相關。因為單位面積內的晶體管數量，每一周期就會增加一倍，所以在理想情況下，Die的尺寸可保持不變。但是據右下綠色標識的區域顯示，可以看到單芯片Die尺寸在日趨增大，這也從另一個角度說明，單芯片晶體管數量的增加，也有Die增大的原因所致。由于Die尺寸的增長，受光罩尺寸、工藝良率等因素制約，這代表通過加大Die Size來提升單芯片算力已經越來越困難。

總而言之，隨著集成電路技術的發展和演進，每24個月已經很難讓單位面積內的晶體管數量翻倍。這意味著，現在芯片性能的提升遭遇了瓶頸，性能無法單純由工藝技術驅動，也需要由架構創新來驅動。因此，業界必須找到新的解決方案。

Chiplet幫助芯片生產降本增效

在摩爾定律逐漸失效的情況下，Chiplet技術在半導體行業應運而生。整體來看，Chiplet具備高集成度、高良率、低成本三大特點，它被視為延續摩爾定律的關鍵技術。

曾克強介紹說，Chiplet通過多個芯片的片間集成，可以突破傳統單芯片的上限，進一步提高芯片的集成度。比如，左上圖的單片集成的SoC是通過統一工藝制程，導致芯片上各個部分都要同步進行迭代，其開發時間長達三至四年，缺陷數量可達數百個。左上圖的單獨IP集成Chiplet通過將不同的功能切開，再對部分單元的工藝做選擇性迭代，迭代裸片后可制造出下一代產品，這樣就能加速產品的上市周期。Chiplet芯片集成應用較為廣泛和成熟的裸片，就有效降低了Chiplet芯片研制風險，也減少了重新流片和封裝的次數，進而能為芯片企業節省研發投入。

Chiplet可以提升復雜SoC芯片的良率，該方案將復雜SoC芯片分成更小的芯片。單芯片的面積越大其良率越低，它對應的芯片制造成本也就越高，芯片設計成本也會隨著制程的演進而成本增長，切割小芯片可有效降低芯片設計成本。此外，在SoC設計中，模擬電路、大功率IO對制程并不敏感，不需要太高端的芯片制程，可將SoC中的功能模塊，劃分成單獨的Chiplet，針對功能來選擇合適的制程，從而讓芯片實現最小化，提高芯片的良率、降低芯片成本。

Chiplet有兩個常見的應用案例：同構(聚合系統)和異構(分割系統)。同構是通過高速接口和先進的封裝技術，適用于CPU、TPU、AI SoC等，這種方式是將多個Die緊密相連，以相同的Die設計實現計算能力的擴展，其接口要求低延遲和低誤碼率；異構是將芯片按功能拆分，先進制程的Die提供高算力和性能，成熟制程的Die負責常規或者特色的功能，這些不同制程的Die被封裝在一起。

在使用案例方面，AMD服務器CPU Epyc系列的第一代和第二代，分別采用了同構和異構的方法。第一代Epyc采用7nm制程，利用同構方法聚合4個相同的Die，該系統可擴展，只需多個Die的互聯，即可提高計算能力；第二代 Epyc將芯片功能拆分為CCD運算Die(Compute Core Die)和IO Die，通過異構方法它們集成到一起，實現了先進工藝與成熟工藝的巧妙融合。

通過高速接口和先進封裝技術，把多顆Die融合在一顆大芯片內，以此來實現算力的擴展，這適用于CPU、FPGA、通信芯片等產品。同時，Chiplet也對接口提出了標準化、兼容性、可移植性的要求，要具備低延時和低誤碼率的優勢，廠商選擇接口時還需考慮生態系統問題。

曾克強總結說：“Chiplet可提升大芯片設計良率，降低芯片研發的風險，縮短芯片的上市時間，還可增加芯片產品組合，延長產品生命周期。因此，它被視為有效延續摩爾定律的新方式。”

Chiplet的發展趨勢及生態布局

Chiplet應用在芯片中的時間還不長，但自2020年開始其發展就非常快，年復合增長率達到36.4%。預測到2031年，全球Chiplet行業市值有望達到470億美元(上圖左邊)。

因為Chiplet把芯片切分成不同的小芯片并互聯，所以相關接口IP市場也有新的需求。上圖右邊是各類傳統接口IP市場的發展趨勢，藍色方塊體現了小芯片互聯接口IP的趨勢。雖然小芯片互聯接口IP的發展時間較短，但是其增長速度最為迅猛，預計從2021年到2026年，年復合增長率會高達50%。至2026年，全球產值將達3.2億美元。

Chiplet技術需要切分、堆疊整合，該技術將推動芯片產業鏈的變革。曾克強預測，Chiplet的發展將分為幾個階段：2023年之前的兩三年是Chiplet生態早期階段，芯片公司對芯片進行分拆，并尋找先進封裝組合，各家都按自己的定義協議來做產品，該階段并未形成統一的標準。

進入到2023年，隨著工藝制程進入3納米接近物理極限，摩爾定律失效越來越明顯，而摩爾先生的去世，似乎也在印證舊時代正在落幕。與此同時，屬于Chiplet的新時代正在開啟。設計廠商對自己設計的Chiplet進行自重用和自迭代，同時工藝逐漸成型，互聯標準日趨統一。

預計到2027年，Chiplet生態將進入成熟期，真正進入IP硬化時代。屆時，會誕生一批新公司：Chiplet小芯片設計公司、集成小芯片的大芯片設計公司、有源基板供應商、支持集成Chiplet的EDA公司。

主要有四個重要角色參與Chiplet生態鏈：EDA供應商，IP廠商，封裝廠，Fab廠。尤其對于IP供應商而言，基于IP復用的模式，設計能力較強的IP供應商有潛力演變為Chiplet供應商。而IP供應商也需要具備高端芯片的設計能力，以及多品類的IP布局和平臺化的運作能力，以上都對IP供應商提出了更高的要求。又由于Chiplet加入了更多的異構芯片和各類總線，相應的EDA覆蓋工作就變得更加復雜，需要更多的創新功能。國內EDA企業需要提升相關技術，應對堆疊設計帶來的諸多挑戰，例如對熱應力、布線、散熱、電池干擾等的精確仿真，在封裝方面需要2.5D和3D先進封裝技術支持，同時Fab方面也需要相關技術的支持。

經過了幾年的發展，國際上出現了一些Chiplet標準，主流標準包括XSR、BOW、OpenHBI、UCIe(詳見上圖右表)。右表中的綠色代表技術優勢，紅色代表劣勢。可以看出UCIe標準在多個角度都占據優勢，它定義了邏輯 PHY、訓練機制、初始化序列、邊帶和鏈路控制。此外，它還重用了成熟的PCIe和CXL生態系統，這將加快這一新標準的采納，并得到代工廠、封裝廠、無晶圓廠和系統公司的支持。

從左側的圖表中可以看出，UCIe提供了最高帶寬、最佳能效比和最低延遲的最佳組合。具體來看，UCIe定義了完整的協議層，繼承了CXL和PCIe生態系統的優勢。UCIe 16G將主導標準封裝和先進封裝行業，UCIe 32G將在更先進封裝工藝和高端應用方面將被采納。

如何解決Chiplet面臨的挑戰

Chiplet的發展剛起步不久，還面臨著非常多的挑戰，它需要產業鏈及技術升級配合。這些挑戰主要分為兩大類：上圖藍色部分展示的是多個Chiplet堆疊整合的挑戰，綠色部分是怎么系統分割設計方面的挑戰。

堆疊整合往下還細分為封裝技術、電路設計、協議標準三方面的挑戰。

首先，Chiplet技術把單個大硅片“切”成多個小芯片，再把這些小芯片封裝在一起，單顆硅片上的布線密度和信號傳輸質量遠高于不同小芯片，這就要求必須要發展出高密度、大帶寬布線的先進封裝技術，盡可能提升在多個Chiplet之間布線的數量并提升信號傳輸質量。Intel和臺積電都已經有了相關的技術儲備，通過中介層(Interposer)將多個Chiplet互連起來，目前這些技術仍在不斷演進中，并在不斷推出更新的技術。

其次，用于Chiplet之間的高速通信接口電路設計。Chiplet之間的通信雖然可以依靠傳統的高速Serdes電路來解決，甚至能完整復用PCIe這類成熟協議。但這些協議主要用于解決芯片間甚至板卡間的通信，在Chiplet之間通信用會造成面積和功耗的浪費。

再次，通信協議是決定Chiplet能否“復用”的前提條件。Intel公司推出了AIB協議、TSMC和Arm合作推出LIPINCON協議，但在目前Chiplet仍是頭部半導體公司才會采用的技術，這些廠商缺乏與別的Chiplet互聯互通的動力。目前，UCIe聯盟最重視協議，如果實現了通信協議的統一，IP公司就有可能實現從“賣IP”到“賣Chiplet”的轉型。

先進封裝解決了如何“拼”的問題，更重要的是要解決如何“切”的問題。英偉達在決策下一代GPU要采用Chiplet技術時，思考和驗證如何把完整的大芯片設計劃分成多個Chiplet，這其實是設計方法學的初步體現。要讓基于Chiplet的設計方法從“可用”變為“好用”,需要定義完整的設計流程，以及研制配套的設計輔助工具。

在中國發展Chiplet面臨哪些挑戰？從技術上面看來，中國現在產業鏈發展最大的挑戰是技術封鎖，由封鎖所帶來的自主需求也是一大機遇。在單位硅片面積上增加晶體管數量有困難，轉而追求在單個封裝內部持續提升晶體管數，這也是目前發展Chiplet技術對國內芯片產業的最大意義。

但是現在我們仍缺乏必要技術、經驗、標準協議、人才、知識產權和專利積累，而且中國芯片公司的規模都不大，無法單靠某一家或某幾家公司來打造Chiplet生態。這需要不同的公司分工合作，共同打造Chiplet產業鏈。

中國要發展自己的Chiplet生態鏈就需要有自己的標準。國內的CCITA聯合集成電路企業和專家，共同主導定義了小芯片接口總線技術要求，這是中國首個原生Chiplet標準，在去年12月15日通過了工信部電子工業標準化技術協會的審定并發布。

該標準與UCIe主要有兩大區別：UCIe只定義了并口，CCITA的Chiplet標準既定義了并口，也定義了串口，兩者的協議層自定義數據包格式也不同，但CCITA的標準與UCIe兼容，可直接使用已有生態環境。在封裝層面，UCIe支持英特爾先進封裝、AMD封裝，CCITA定義的Chiplet標準主要采用國內可實現的封裝技術。

芯耀輝的接口IP方案

據曾克強介紹說，芯耀輝參與協議組織推動Chiplet發展，作為重點貢獻企業參與了標準協議制定與推廣，以此確保其產品和研發能力始終走在產業發展最前沿，依靠對標準協議深度理解，能給產業帶來更多優秀的IP產品。

比如，芯耀輝D2D IP把互連擴展到短距離PCB，以滿足中國本地市場需求。D2D IP解決方案涵蓋綠色箭頭所示的全部封裝類型，與目前國內生產加工能力高度適配，目前112G PAM4測試芯片已經成功實測。

曾克強表示，Chiplet不只是簡單的IP技術，也包括整個系統的設計和生產測試，比如子系統的設計、封裝設計、PCB設計、ATE測試等等。芯耀輝從一開始做IP設計時，就把SoC集成、系統應用需求及下游封裝測試等對Chiplet的要求轉化為對IP設計規格的要求，一開始就考慮到后端要實現Chiplet所需要的特性，從IP源頭來解決這些挑戰。比如說從控制器、PHY、子系統方面來實現高性能、低功耗、低延遲，一般供應商會追求最佳的PPA，但客戶產品應用不一樣對PPA的需求也不一樣，所以我們提供可靈活配置的PHY，更適配客戶的特定應用，幫助不同的客戶都能得到適合自己的最佳PPA。并且對關鍵的與頻率相關的部分，我們提供的都是硬核，保證客戶的時序收斂。另外，我們在PHY中還嵌入了許多在Silicon之后的測試功能，特別是大家都關注的KGD(Know Good Die)測試，因為在一個封裝里面多個Die互聯以后，沒法像常規芯片一樣放探針來確定里面的Die是否正常工作或者Die與Die之間的互聯是否出現短路，所以我們的PHY提供了豐富的D2D KGD測試功能。還有控制器和子系統也是如此，我們都是在IP設計的源頭就來解決這些挑戰，而不是將挑戰推向系統設計和生產測試以適應IP。這樣就提供了完整的解決方案，加快客戶芯片上市時間和一次流片成功率。

目前，D2D IP已經實現客戶項目的成功量產，主要有數據中心、5G、網絡交換機應用，客戶項目導入的實例類似AMD第一代服務器，采用的是同構聚合方式來實現多個Die的互聯。

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審核編輯黃宇