同步時序邏輯是指表示狀態的寄存器組的值只可能在唯一確定的觸發條件發生時刻改變。只能由時鐘的正跳沿或負跳沿觸發的狀態機就是一例。always @(posedge clock) 就是一個同步時序邏輯的觸發條件, 表示由該 always 控制的 begin end 塊中寄存器變量重新賦值的情形只有可能在 clock 正跳沿發生。

而異步時序邏輯是指觸發條件由多個控制因素組成，任何一個因素的跳變都可以引起觸發。記錄狀態的寄存器組其時鐘輸入端不是都連結在同一個時鐘信號上。例如用一個觸發器的輸出連結到另一個觸發器的時鐘端去觸發的就是異步時序邏輯。

用 Verilog HDL 設計的可綜合模塊,必須避免使用異步時序邏輯，這不但是因為許多綜合器不支持異步時序邏輯的綜合，而且也因為用異步時序邏輯確實很難來控制由組合邏輯和延遲所產生的冒險和競爭。當電路的復雜度增加時，異步時序邏輯無法調試。工藝的細微變化也會造成異步時序邏輯電路的失效。因為異步時序邏輯中觸發條件很隨意，任何時刻都有可能發生，所以記錄狀態的寄存器組的輸出在任何時刻都有可能發生變化。而同步時序邏輯中的觸發輸入至少可以維持一個時鐘后才會發生第二次觸發。這是一個非常重要的差別，因為我們可以利用這一個時鐘的時間在下一次觸發信號來到前，為電路狀態的改變創造一個穩定可靠的條件。

因此我們可以得出結論：同步時序邏輯比異步時序邏輯具有更可靠更簡單的邏輯關系。如果我們強行作出規定，用 Verilog 來設計可綜合的狀態機必須使用同步時序邏輯,有了這個前提條件，實現自動生成電路結構的綜合器就有了可能 。因為這樣做大大減少了綜合工具的復雜度，為這種工具的成熟創造了條件。也為 Verilog 可綜合代碼在各種工藝和 FPGA 之間移植創造了條件。

Verilog RTL 級的綜合就是基于這個規定的。

下面我們將詳細說明同步與異步時序邏輯的差異。

在同步邏輯電路中，觸發信號是時鐘（clock）的正跳沿（或負跳沿）；觸發器的輸入與輸出是經由兩個時鐘來完成的。第一個時鐘的正跳沿（或負跳沿）為輸入作準備，在第一個時鐘正跳沿（或負跳沿）到來后到第二個時鐘正跳沿（或負跳沿）到來之前的這一段時間內，有足夠的時間使輸入穩定。當第二個時鐘正跳沿（或負跳沿）到來時刻，由前一個時鐘沿創造的條件已經穩定，所以能夠使下一個狀態正確地輸出。

若在同一時鐘的正跳沿（或負跳沿）下對寄存器組既進行輸入又進行輸出，很有可能由于門的延遲使輸入條件還未確定時，就輸出了下一個狀態，這種情況會導致邏輯的紊亂。而利用上一個時鐘為下一個時鐘創造觸發條件的方式是安全可靠的。但這種工作方式需要有一個前提：確定下一個狀態所使用的組合電路的延遲與時鐘到各觸發器的差值必須小于一個時鐘周期的寬度。只有滿足這一前提才可以避免邏輯紊亂。在實際電路的實現中，采取了許多有效的措施來確保這一條件的成立，其中主要有以下幾點：

（1）全局時鐘網絡布線時盡量使各分支的時鐘一致；

（2）采用平衡樹結構，在每一級加入緩沖器，使到達每個觸發器時鐘端的時鐘同步。（如圖 1、2 所示）

通過這些措施基本可以保證時鐘的同步，在后仿真時，若邏輯與預期設計的不一樣，可降低時鐘頻率，就有可能消除由于時鐘過快引起的觸發器輸入端由延遲和冒險競爭造成的不穩定從而使邏輯正確。

在組合邏輯電路中，多路信號的輸入使各信號在同時變化時很容易產生競爭冒險，從而結果難以預料。下面就是一個簡單的組合邏輯的例子：C = a & b;

a 和 b 變化不同步使 C 產生了一個脈沖。這個結果也許與當初設計時的想法并不一致，但如果我們能過一段時間，待 C 的值穩定后再來取用組合邏輯的運算結果，就可以避免競爭冒險。同步時序邏輯由于用上一個時鐘的跳變沿時刻（置寄存器作為組合邏輯的輸入）來為下一個時鐘的跳變沿時刻的置數（置下一級寄存器作為該組合邏輯的輸出）做準備，只要時鐘周期足夠長，就可以在下一個時鐘的跳變沿時刻得到穩定的置數條件，從而在寄存器組中存入可靠的數據。

而這一點用異步電路是做不到的，因此在實際設計中應盡量避免使用異步時序邏輯。若用彌補的方法來避免競爭冒險，所耗費的人力物力是很巨大的。也無法使所設計的 Verilog HDL代碼和已通過仿真測試的電路模塊結構有知識產權的可能，因為工藝的細微改變就有可能使電路無法正常工作。顯而易見使用異步時序邏輯會帶來設計的隱患，無法設計出能嚴格按同一時間節拍操作控制數據流動方向開關的狀態機。而這種能按時鐘節拍精確控制數據流動開關的狀態機就是同步有限狀態機。它是算法計算過程中數據流動控制的核心。計算結構的合理配置和運算效率的提高與算法狀態機的設計有著非常密切的關系。我們只有通過閱讀有關計算機體系結構的資料和通過大量的設計實踐才能熟練地掌握復雜算法系統的設計。

審核編輯：湯梓紅