集成模數轉換器（ADC）可提供高分辨率模數轉換，并具有良好的噪聲抑制性能。這些ADC非常適合對低帶寬信號進行數字化處理，并用于數字萬用表和面板表等應用。它們通常包括LCD或LED驅動器，無需微控制器主機即可獨立使用。以下文章介紹了集成ADC的工作原理。討論包括單坡、雙坡和多坡轉換。此外，還將討論對集成架構的深入分析。最后，與其他ADC架構進行比較將有助于理解和選擇集成ADC。

集成模數轉換器（ADC）可提供高分辨率，并可提供良好的線路頻率和噪聲抑制。從無處不在的 7106 開始，這些轉換器已經存在了相當長的一段時間。集成架構提供了一種新穎而直接的方法，將低帶寬模擬信號轉換為其數字表示。這些類型的轉換器通常包括用于LCD或LED顯示器的內置驅動器，可用于許多便攜式儀器應用，包括數字面板表和數字萬用表。

單斜率ADC架構

最簡單的積分ADC采用單斜率架構（圖1a和1b）。這里對未知輸入電壓進行積分，并將該值與已知參考值進行比較。積分器跳閘比較器所需的時間與未知電壓成正比（T國際/V在).在這種情況下，已知的基準電壓必須穩定且準確，以保證測量的準確性。

圖 1a 和 1b. 單坡架構。

這種方法的一個缺點是精度還取決于積分器R和C值的容差。因此，在生產環境中，每個組件值的微小差異會改變轉換結果，并使測量可重復性難以實現。為了克服這種對分量值的敏感性，使用了雙斜率積分架構。

雙斜率ADC架構

雙斜率ADC （DS-ADC）集成了一個未知輸入電壓（V在） 固定時間量 （T國際），然后“去積分”（T德因特） 使用已知基準電壓 （V裁判） 的時間量可變（參見圖 2）。

圖2.雙斜率集成。

與單斜率相比，這種架構的主要優勢在于最終轉換結果對分量值中的誤差不敏感。也就是說，在積分周期中由組件值引入的任何錯誤都將在去積分階段被抵消。以等式形式：

Vin × TINT = VREF × TDEINT

或

TDEINT = TINT × (VIN / VREF)

從這個方程中，我們可以看到解積分時間與V的比率成正比在, 5裁判.雙斜率轉換器的完整框圖如圖3所示。

圖3.雙斜率轉換器。

例如，要獲得 10 位分辨率，您需要積分 1024 （210） 時鐘周期，然后解體最多 1024 個時鐘周期（最大轉換為 2 × 210周期）。要獲得更高的分辨率，請增加時鐘周期數。轉換時間和分辨率之間的這種權衡是此實現所固有的。通過適度的電路變化，可以加快給定分辨率的轉換時間。不幸的是，所有改進都將一些精度轉移到匹配、外部元件、電荷注入等方面。換句話說，所有加速技術都有更大的誤差預算。即使在圖1所示的簡單轉換器中，也有許多潛在的誤差源需要考慮（電源抑制[PSR]、共模抑制[CMR]、有限增益、過壓問題、積分器飽和、比較器速度、比較器振蕩、“翻轉”、介電吸收、電容漏電流、寄生電容、電荷注入等）。

多斜率積分ADC

雙斜率架構的正常分辨率限值基于誤差比較器的速度（這假設通過設計高直流增益以及緩沖器、積分器和比較器的高PSR和CMR，系統直流誤差已降至最低）。對于20位轉換器（大約百萬分之一）和1MHz時鐘，轉換時間約為1秒。誤差比較器看到的斜坡速率約為2V/26除以 1 微秒。這大約是 2 微伏/微秒。在如此小的壓擺率下，誤差比較器將允許積分器遠遠超出其跳變點相當多。這種過沖（在積分器輸出端測量）稱為“殘余”。這種蠻力技術不太可能實現 20 位轉換器。

相反，我們可以轉換前 10 個最高有效位（一個積分/去積分周期），然后將殘差放大 25，然后再次分解，然后將殘基放大 25，然后最后一次分解。如果殘余被正確放大（即電荷注入和其他誤差很小），這種技術在提高分辨率和減少轉換時間方面可以非常強大。注意實際讀數為：（第一次解整時間之和×210） 減去（第二次解整時間之和× 25） 加（第三次解整時間之和× 20).

深入的架構分析

自動歸零

在前面的分析中，我們假設了一個理想的轉換器。在實際應用中，電路將具有隨時間和溫度漂移的失調。為了將這種影響降至最低，雙斜率轉換器采用自穩零相位。在自動歸零期間，緩沖運算放大器、積分器和比較器的失調電壓被測量并存儲在一個外部電容上。因此，積分周期實際上從歸零偏移開始。

線路抑制

DS-ADC最吸引人的特性之一是它能抑制不需要的50/60Hz信號。如果積分周期持續的時間正好是T，則N×1/T的所有頻率都被完全拒絕（理論上）。因此，對于 T = 100ms，10Hz 的倍數被拒絕。這種抑制的實際限制是由于積分器的有限擺動（因為我們不希望它飽和）和50/60Hz頻率本身不可避免的“擺動”。在很長一段時間內，可以平均50/60Hz以獲得極其精確的時基。然而，在很短的時間內，它抖動了幾赫茲。這將實際線路抑制限制在約40-60dB。

誤差預算分析

DS-ADC在誤差預算中有幾個術語。這主要是由于它們所針對的高精度。

放大器必須具有高共模抑制（CMR）、電源抑制（PSR）和高有限增益（以便緩沖器能夠充分驅動其阻性負載，積分器可以充分驅動其容性負載）。滿量程積分電流 [V在（最大） / R國際]通常為20-100微安。該值是低功耗和克服印刷電路板漏電流影響之間的權衡。一些工程師已經為這些運算放大器嘗試了B類放大器，以節省電源電流。但是，必須仔細分析不可避免的交叉失真，因為它很容易大于所有其他誤差。

比較器需要在時鐘周期的幾分之一內響應相當小的信號。信號取決于分解過程中的壓擺率（I / C = V裁判/ （R國際× C國際)).隨著分辨率的提高，該信號可以是亞毫伏/微秒。必須盡量減少意外滯后，因為這會導致“翻轉”。翻轉定義為接近正滿量程讀數和接近負滿量程讀數之間的差異。該參數通常在DS數據手冊電氣規格中指定，只需施加滿量程正電壓，然后施加滿量程負電壓，然后添加結果即可進行測試。

減少誤差的最有用技術之一是通過短路輸入端子并進行測量來實現。如果ADC設計使用上/下計數器作為累加器，則可以很容易地從輸入信號中減去測量誤差（V在） 轉換結果。這種技術并不總是可以接受的，因為如果在每次轉換之前進行校準，轉換時間會加倍。但是，它可以校正的誤差遠不止失調誤差（例如內部比較器的延遲、電荷注入等）。

外部組件

用戶必須為IC提供電阻（用于將輸入電壓轉換為電流）、積分器電容器和自動歸零電容器。兩種電容器都需要出色的DA（介電吸收）。圖4所示的積分器電容器模型顯示了由高值串聯R'C'元件（由電介質松弛引起）與主電容器并聯的電容器。這些串聯RC元件使電容器的行為就像它有“記憶”一樣。例如，假設一個電容器無限期地充電到 1.000 伏，然后短路 10 個時間常數（SW1 移動到位置 1）。當開關移動到位置 3 時，由于“記憶”效應，電容器“松弛”到零伏以外的電壓。這種現象最終限制了轉換器的精度、分辨率和階躍響應。

圖4.積分電容器的型號。

與其他ADC架構的比較

現在，我們將研究積分ADC與SAR和Σ-Δ型ADC的對比。閃存和流水線ADC架構將被忽略，因為它們很少（如果有的話）與速度較慢的積分架構競爭。

連續近似寄存器 （SAR） ADC 的比較

SAR 和集成架構都能很好地處理低帶寬信號。SAR ADC具有更寬的帶寬范圍，因為它們可以輕松地以低MHz范圍內的速度轉換信號，而積分架構限制在約100個樣本/秒。兩種架構均具有低功耗。由于SAR ADC可以在兩次轉換之間關斷，因此有效功耗與積分ADC相似（一階）。兩個轉換器之間最大的區別在于共模抑制和所需的外部元件數量。由于用戶設置了積分時間，因此可以有效地切出不需要的頻率，例如50Hz或60Hz。SAR ADC 不允許這樣做。此外，由于積分基本上是一種平均方法，因此積分ADC通常具有更好的噪聲性能。SAR ADC具有代碼邊緣噪聲，與積分ADC相比，轉換后的雜散噪聲對SAR ADC的不利影響更大。

積分ADC可輕松轉換低電平信號。由于積分器斜坡由積分電阻的值設置，因此將輸入信號范圍與ADC匹配相當容易。大多數SAR期望ADC輸入端出現大信號。因此，對于小（即mV）信號，需要前端信號調理電路。

與SAR相比，積分ADC需要更多的外部元件。SAR通常需要幾個旁路電容。積分ADC需要一個良好的積分電容和基準電容，以及一個低漂移積分電阻。此外，基準電壓通常是非標準值（如100mV或409.6mV），因此經常使用基準分壓器電路。

與Σ-Δ型ADC的比較

Σ-Δ型ADC使用過采樣來獲得非常高的分辨率。它還允許低MHz范圍內的輸入帶寬。與集成ADC一樣，這種架構具有出色的線路抑制性能。它還提供了一種非常低功耗的解決方案，并允許轉換低電平信號。與積分ADC不同，Σ-Δ不需要任何外部元件。此外，由于其數字架構，它不需要調整或校準。由于過采樣特性以及Σ-Δ包括數字濾波器的事實，前端通常不需要抗混疊濾波器。Σ-Δ轉換器通常提供16位至24位分辨率，而集成ADC則以12位至16位范圍為目標。由于其簡單的架構和成熟度，集成ADC相當便宜，特別是在12位電平。但是，在16位時，Σ-Δ也提供了一種低成本的解決方案。

審核編輯：郭婷