對于數字波束成形相控陣，LO生成考慮的常見實現方法是將公共參考頻率分配給分布在天線陣列內的一系列鎖相環。利用這些分布式鎖相環，評估組合相位噪聲性能的方法在當前文獻中沒有很好的記錄。

在分布式系統中，公共噪聲源是相關的，如果保持不相關，則當RF信號組合時，分布式噪聲源會減少。這對于評估系統中的大多數組件非常直觀。對于鎖相環，環路中的每個分量都有相關的噪聲傳遞函數，它們的貢獻是控制環路和任何頻率轉換的函數。這增加了嘗試評估組合相位噪聲輸出的復雜性。通過基于已知的鎖相環建模方法，以及對相關與不相關貢獻因素的評估，提出了一種跨頻率偏移跟蹤分布式PLL貢獻的方法。

介紹

在任何無線電系統中，接收器和激勵器的本振（LO）生成都經過仔細的設計。隨著相控陣天線系統中數字波束成形的普及，由于將LO信號和參考頻率分配到大量分布式接收器和激勵器，設計變得更加復雜。

系統架構級別的權衡是分配所需的LO頻率或分配較低頻率的參考，并在靠近使用點的物理位置創建所需的LO。在本地創建LO的一個現成且高度集成的選項是通過鎖相環。下一個挑戰是評估來自各種分布式組件以及集中式組件的系統級相位噪聲。

具有分布式鎖相環的系統如圖1所示。一個公共參考頻率被分配到許多鎖相環，每個鎖相環產生一個輸出頻率。假設圖1a的LO輸出是圖1b中混頻器的LO輸入。

圖1.分布式鎖相環系統。每個振蕩器都鎖相到一個公共參考振蕩器。LO信號（1至N）施加于相控陣中所示混頻器的LO端口。

系統設計人員面臨的挑戰是跟蹤分布式系統的噪聲貢獻，了解相關噪聲源與不相關噪聲源，并估算整體系統噪聲。在鎖相環中，噪聲傳遞函數加劇了這一挑戰，噪聲傳遞函數既是鎖相環中頻率轉換和環路帶寬設置的函數。

動機：組合鎖相環的測量示例

組合鎖相環的測量示例如圖2所示。這些數據是通過組合來自多個ADRV9009收發器的發射輸出來獲取的。圖中顯示了單個IC、2個組合IC和4個組合IC的案例。在本數據集中，當IC組合在一起時，有明顯的10logN改進。為了達到這一結果，需要一個低噪聲晶體振蕩器參考源。下一節中模型的動機是推導出一種方法，以計算該測量如何在具有許多分布式收發器的大型陣列中擴展，更普遍地擴展到具有分布式鎖相環的任何架構。

圖2.組合兩個鎖相環的相位噪聲測量。

鎖相環模型

鎖相環中的噪聲建模有據可查。1–5輸出相位噪聲圖如圖3所示。在這種類型的圖中，設計人員可以快速評估環路中每個組件的噪聲貢獻，這些貢獻因素的累積導致整體噪聲性能。模型參數設置為代表圖2所示數據，如果要組合大量IC，源振蕩器用于創建相位噪聲估計。

圖3.典型的鎖相環相位噪聲分析，顯示了所有組件的噪聲貢獻。總噪聲是所有貢獻因素的組合。

為了檢查分布式鎖相環的影響，首先從PLL模型中導出參考貢獻和其余PLL組件的貢獻。

將已知 PLL 模型擴展到分布式 PLL 模型

接下來，描述了計算具有許多分布式鎖相環的系統的組合相位噪聲的過程。這種方法基于能夠將基準振蕩器的噪聲貢獻與VCO和環路組件的噪聲貢獻分開。圖4顯示了單個參考振蕩器到多個PLL的假設分布式示例。此計算假設無噪聲分布，這不切實際，但可用于說明原理。假設分布式PLL的噪聲貢獻不相關，并減少10logN，其中N是分布式PLL的數量。隨著通道的增加，噪聲在較大的偏移頻率下得到改善，對于大型配電系統，噪聲幾乎完全由參考振蕩器主導。

圖4.開始分布式鎖相環相位噪聲建模方法：從PLL模型中提取參考振蕩器和鎖相環中除參考振蕩器以外的所有其他組件的相位噪聲貢獻。組合相位噪聲與分布式鎖相環數量的關系假設參考噪聲是相關的，并且分布在許多PLL中的噪聲貢獻者是不相關的。

圖4所示的示例簡化了對參考振蕩器分布的假設。在真正的系統分析中，預計系統設計人員還將考慮參考振蕩器分布中的噪聲貢獻，這將降低整體結果。然而，像這樣的簡化分析對于直觀地了解架構權衡如何影響整體系統相位噪聲性能非常有用。接下來，我們看看相位噪聲對配電系統的影響。

考慮參考分布中的相位噪聲

接下來將評估分發選項的兩個示例。考慮的第一個情況如圖 5 所示。在本例中，選擇用于VCO頻率快速調諧的寬帶PLL。參考信號的分配通過時鐘PLLIC實現，時鐘PLLIC也很常見，以簡化JESD接口等數字數據鏈路的時序約束。個人貢獻者顯示在左下角。這些貢獻者位于器件的頻率處，不會縮放到輸出頻率。右下方的相位噪聲圖顯示了不同數量的分布式PLL的系統級相位噪聲。

圖5.分布式寬帶PLL，配電中帶有PLLIC。

該模型的一些功能值得注意。假設單個高性能晶體振蕩器，標稱頻率為100 MHz，中央振蕩器的各個貢獻者反映在相當高端的晶體振蕩器中可用的功能上，盡管不一定是可用的最佳和最昂貴的選擇。雖然中央振蕩器輸出可以扇出到有限數量的分布PLL，但這些PLL會再次扇出到某個實際限制，并重復以服務于系統中的完整分布。對于此示例中的分布貢獻，假設有 16 個分布組件，然后假設這些組件再次扇出。左下角所示的配電電路的單個貢獻是沒有參考振蕩器貢獻的PLL組件的噪聲。本例中的分布假設與源振蕩器的頻率相同，并且根據可用于此功能的典型IC選擇噪聲貢獻器。

假設寬帶PLL標稱頻率為S波段頻率，設置為1 MHz環路帶寬以實現快速調諧，這與實際的環路寬度差不多。

值得注意的是，選擇這些模型是為了說明可能實用的典型模型，并說明了數組中的累積效應。任何詳細設計都可能能夠改善預期的特定PLL噪聲曲線，并且此分析方法旨在幫助工程決策在哪里分配設計資源以獲得最佳整體結果，而不是針對可用組件做出確切的要求。

圖5中的右下角圖計算了LO分布的總組合相位噪聲。應用每個貢獻因素的PLL噪聲傳遞函數，該函數既與輸出頻率成比例，又包括PLL環路帶寬的影響。系統數量也包括在內，并假設是不相關的，因此，該貢獻減少了10logN。對于分布數量，如前所述，假設為 16，并且分配貢獻減少了 10log16。在實踐中，隨著分布的重復，這將進一步降低。但是，額外的噪聲貢獻不太重要。對于大型陣列中的扇出分布，噪聲將由第一組有源器件主導。在由 16 個組扇出的情況下，使得每個有源設備都是 16 個更多有源設備的輸入，如果所有設備彼此不相關，則 16 個附加分布層僅降級 ~0.25 dB。繼續分配將產生更少的總體貢獻。因此，為了簡化分析，不包括此效應，并且根據前16個平行分布分量計算分布的噪聲貢獻。

生成的曲線說明了幾種效應。與單個PLL模型類似，接近噪聲由參考頻率主導，遠端噪聲由VCO主導，遠端噪聲隨著不相關的VCO相加而改善。這是相當直觀的。不直觀的是模型的值，是由分布中的選擇主導的很大一部分偏移頻率。因此，我們需要考慮第二個噪聲分布較低、PLL環路帶寬較窄的示例。

圖 6 說明了一種不同的方法。使用相同的低噪聲晶體振蕩器作為參考。這是通過RF放大器分配的，而不是通過PLL重新定時和重新同步。分布式PLL以固定頻率選擇。這有兩個影響：在調諧范圍較窄的單個頻率下，VCO本質上可以更好，環路帶寬可以做得更窄。左下角的圖顯示了各個貢獻者。中央振蕩器與前面的示例相同。請注意分配放大器：在考慮低相位噪聲放大器時，它們的性能不是特別高，但比使用PLL IC要好得多，如上例所示。分布式PLL在更高的偏移頻率下通過更好的VCO和更窄的環路帶寬得到改善，但~1 kHz的中頻實際上比寬帶PLL示例差。右下角顯示了組合結果：參考振蕩器在低頻中占主導地位，在環路帶寬之上，分布式PLL在性能上占主導地位，并且隨著陣列尺寸和分布式PLL數量的增加而得到改善。

圖6.分布窄帶PLL，分布中帶有放大器。

圖 7 顯示了兩個示例的比較。請注意，從~2 kHz到5 kHz的失調頻率差異很大。

圖7.圖5和圖6的比較說明了取決于所選分布和架構的各種系統級性能。

分布式 PLL 陣列級注意事項

基于對整體系統相位噪聲性能的加權貢獻的理解，可以得出與相控陣或多通道RF系統架構相關的幾個結論。

鎖相環帶寬

針對相位噪聲優化的傳統鎖相環設計將環路帶寬設置為偏移頻率，以最大限度地降低整體相位噪聲曲線。這通常是在基準振蕩器相位噪聲歸一化為輸出頻率的頻率下，與VCO相位噪聲交叉。對于具有許多鎖相環的分布式系統，這可能不是最佳環路帶寬。分布式組件的數量也需要考慮。

為了在采用分布式鎖相環的系統中獲得最佳LO噪聲，需要窄環帶寬，以最小化基準電壓源的相關噪聲貢獻。

對于需要快速調諧PLL的系統，通常會加寬環路帶寬以優化速度。不幸的是，這本身就是優化分布式相位噪聲貢獻的錯誤方向。克服這個問題的一種選擇是在寬帶環路之前進行分布式窄帶清理環路，以降低基準電壓源和分布噪聲相關的失調頻率。

大型陣列

對于使用數千個通道的系統，如果分布式組件的貢獻可以保持不相關，則可以從這些組件中獲得顯著的改進。主要關注點可能圍繞參考振蕩器的選擇以及保持分布式接收器和激勵器的低噪聲分配系統而發展。

直接取樣系統

隨著GSPS轉換器在速度和RF輸入帶寬方面的不斷增加，直接采樣系統正在實現微波頻率。這導致了一個有趣的權衡。數據轉換器只需要一個時鐘頻率，RF調諧完全在數字域中完成。通過限制調諧范圍，可以使VCO具有改進的相位噪聲性能。這也導致創建數據轉換器時鐘的PLL的環路帶寬較低。較低的環路帶寬會將基準振蕩器的噪聲傳遞函數改變為較低的失調頻率，從而降低其對系統的總體貢獻。這一點與改進的VCO相結合，在某些情況下可能在分布式系統中具有優勢，即使單通道比較似乎有利于替代體系結構：

組件選項

設計人員可以使用大量組件選項，具體取決于系統架構中所需的選擇。提供 2018 年更新的射頻、微波和毫米波產品選擇指南。

最近的集成VCO/PLL選項包括ADF4371/ADF4372。它們分別提供高達 32 GHz 和 16 GHz 的輸出頻率，具有 –234 dBc/Hz 的先進 PLL 相位噪聲 FOM。ADF5610提供高達15 GHz的輸出。ADF5355/ADF5356輸出的工作頻率高達13.6 GHz，ADF4356的工作頻率高達6.8 GHz。

對于單獨的PLL和VCO實現，ADF41513 PLL的工作頻率高達26 GHz，并具有–234 dBc/Hz的先進PLL相位噪聲FOM。有時，選擇PLL IC的一個考慮因素是以盡可能高的頻率操作鑒相器，以最小化環路中的噪聲，從20logN乘以到輸出。HMC440、HMC4069、HMC698和HMC699的工作頻率為1.3 GHz。 對于 VCO，2018 年選型指南列出了從 2 GHz 到 26 GHz 的數十種 VCO 選項。

對于直接采樣選項，ADC和DAC均已發布。這些產品可在L波段和S波段直接采樣。ADC具有更高的輸入頻率帶寬，可直接采樣至C波段。AD9208是一款雙通道3 GSPS ADC，輸入頻率高達9 GHz，可在奈奎斯特上部區域進行采樣。AD9213是一款單通道10 GSPS ADC，支持具有大瞬時帶寬的接收器。對于DAC，AD917x系列具有雙通道12 GSPS DAC，AD916x系列具有單個12 GSPS DAC，針對更低的殘余相位噪聲和改進的SFDR進行了優化。兩個系列都支持L波段和S波段波形生成。

審核編輯：郭婷