數(shù)字IC設(shè)計(jì)+EDA流程及專有名詞

1. 數(shù)字IC設(shè)計(jì)流程相關(guān)名詞梳理

半定制設(shè)計(jì)（ASIC）：

工藝廠商已經(jīng)把邏輯門設(shè)計(jì)好了，只需要搭建自己的電路，不用管邏輯門里面的晶體管。

RTL ( Register Transfer Level)設(shè)計(jì)：

利用硬件描述語言，如verilog對電路以寄存器之間的傳輸為基礎(chǔ)進(jìn)行描述；寄存器傳輸是時(shí)序電路，時(shí)鐘沿到來的時(shí)候才變化，寄存器可以統(tǒng)一受時(shí)鐘控制。

功能驗(yàn)證：

在功能上確保每一步設(shè)計(jì)與實(shí)現(xiàn)的流程轉(zhuǎn)換時(shí)，能夠保證它的邏輯不要變形，在ASIC設(shè)計(jì)與實(shí)現(xiàn)各個(gè)階段都對應(yīng)有不同的驗(yàn)證手段和工作。

邏輯綜合：

將RTL級設(shè)計(jì)中所得的程序代碼翻譯成實(shí)際電路的各種元器件以及他們之間的連接關(guān)系，可以用一張表來表示，稱為門級網(wǎng)表( Netlist )，門級網(wǎng)表也是一個(gè)標(biāo)準(zhǔn)的Verilog語言，他描述的層次比RTL層級更低。

門級網(wǎng)表：標(biāo)準(zhǔn)單元的門+連線。圖紙是半定制，不用細(xì)節(jié)到晶體管，只用到門和連線即可；

所需內(nèi)容：庫文件，RTL代碼，時(shí)序等約束文件（.sdc），綜合的腳本（即命令，可以提前寫好)；

生成內(nèi)容：門級網(wǎng)表（還是代碼 .gv gate verilog），SDC。

形式驗(yàn)證：

主要是檢查網(wǎng)表和和RTL是否等價(jià)，不需要激勵(lì)，是靜態(tài)仿真：通過數(shù)學(xué)模型的方法看是否滿足。做等價(jià)性檢查用到Synopsys的Formality工具。

STA ( Static Timing Analysis，靜態(tài)時(shí)序分析) ：

套用特定的時(shí)序模型(Timing Model)，針對特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制(Timing Constraint)；靜態(tài)時(shí)序分析：通過數(shù)學(xué)的方法，來計(jì)算所有的路徑，有沒有滿足時(shí)序。

對布圖前后的門級網(wǎng)表進(jìn)行STA：在布圖前，PrimeTime使用由庫指定的線載模型估計(jì)線網(wǎng)延時(shí)。如果所有關(guān)鍵路徑的時(shí)序是可以接受的，則由PrimeTime或DC得到一個(gè)約束文件，目的是為了預(yù)標(biāo)注到布圖工具。在布圖后，實(shí)際提取的延遲被反標(biāo)注到PrimeTime以提供真實(shí)的延遲計(jì)算

時(shí)鐘樹綜合CTS（Clock Tree Synthesis）：

簡單點(diǎn)說就是時(shí)鐘的布線。由于時(shí)鐘信號(hào)在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對稱式的連到各個(gè)寄存器單元，從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。這也是為什么時(shí)鐘信號(hào)需要單獨(dú)布線的原因。CTS工具，Synopsys的Physical Compiler

布局布線：

布局規(guī)劃：就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。

布線（CTS之后）就是普通信號(hào)布線了，包括各種標(biāo)準(zhǔn)單元（基本邏輯門電路）之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實(shí)際上就是這里金屬布線可以達(dá)到的最小寬度，從微觀上看就是MOS管的溝道長度。工具Synopsys的Astro，或者Synopsys的IC Compiler （ICC）（ICC是Astro的下一代取代產(chǎn)品）

Extrat RC和STA：

前面邏輯綜合后STA的話，用的是一個(gè)理想的時(shí)序模型（Timing Model）去做的，這個(gè)實(shí)際上并沒有實(shí)際的時(shí)序信息，實(shí)際cell擺在哪里，兩個(gè)cell之間的走線延時(shí)等信息都是沒有的，因?yàn)檫@個(gè)時(shí)候還沒有布局布線，兩個(gè)的位置都是不確定的，自然沒有這些信息。當(dāng)位置確定之后，才會(huì)真正的去提取這些延時(shí)信息（Extrat RC），然后再做布局布線之后的STA，此時(shí)的STA相較于綜合時(shí)的STA，拿到的延時(shí)信息就是更真實(shí)的！包括時(shí)鐘，也是插了時(shí)鐘樹之后真正的時(shí)鐘走線，時(shí)鐘路徑的延時(shí)也是更真實(shí)的。如果布局布線之后還有不滿足時(shí)序的地方，也會(huì)退回去前面的階段進(jìn)行修改。

版圖物理驗(yàn)證：

對完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證，驗(yàn)證項(xiàng)目很多，如：

LVS（Layout Vs Schematic）驗(yàn)證：簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗(yàn)證；

DRC（Design Rule Checking）：設(shè)計(jì)規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求；

ERC（Electrical Rule Checking）：電氣規(guī)則檢查，檢查短路和開路等電氣 規(guī)則違例；等等。

工具為Synopsys的Hercules。

實(shí)際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM（可制造性設(shè)計(jì)）問題。物理版圖驗(yàn)證完成也就是整個(gè)芯片設(shè)計(jì)階段完成，下面的就是芯片制造了。

GDSII文件：

物理版圖以GDSII的文件格式交給芯片代工廠（稱為Foundry）在晶圓硅片上做出實(shí)際的電路，再進(jìn)行封裝和測試，就得到了實(shí)際的芯片。

2. IC設(shè)計(jì)過程中用到的EDA工具總結(jié)

審核編輯 ：李倩