不知道這篇文字應該叫電路邏輯結構還是高速信令，想寫的原因是基于之前學習模型或者看芯片的設計規范時，會有下面的一些信息：

IBIS模型，電路邏輯模型結構里面有COMS電路，由一個上拉的PMOS管和一個下拉的NMOS管構成，在I/O的接口位置，還有兩個鉗位二極管。

IBIS模型簡化結構

看芯片datasheet ，也會有各種電路邏輯結構：

所以，就想了解一下這些電路邏輯結構。

信號完整性的工作，不管是SI，PI還是EMI，都是管控信號傳播路徑，來滿足相關標準。而我們看到的紅圈標記的東西，是另一種標準，即發送/接收端確定以何種的高低電平與結構進行信號轉移傳遞。有的資料說，這就是高速信令。

TTL 和CMOS邏輯電路是大學時期數字信號的基礎知識，那里面有邏輯電平分類：5V（5V TTL 5V COMS）3.3V ，2.5V，1.8V等。TTL 和CMOS邏輯電路都是5V電源電壓。但這里面還有區別，輸入高低電平和輸出高低電平不一樣，比如TTL輸出高電平>=2.4V，而CMOS輸入高電平是3.5V，這時候CMOS電路檢測不到高電平，就滿足不了要求。

可以通過轉換符合電平輸出的芯片，或者增加上拉電阻的方式，來輸出符合要求的電平。一般來說CMOS電路可以直接驅動TTL，但是TTL 不能直接驅動CMOS。

所以不同信令之間需要轉換電路來完成對接。

TTL 電路是電流控制器件，CMOS電路是電壓控制器件，這有什么區別呢？電壓控制需要一個開關的過程，有傳輸延遲，大概在25~50ns，電流控制雖然延遲小，但功耗大。

不同應用會選擇不同的邏輯電路。背板系統的總線驅動之前采用TTL或CMOS邏輯電路。但是其3.3～5V的高電壓擺幅導致高功耗，也不能提供正確匹配所需的負載條件。這個時候，采用GTLP（Gunning Transceiver Logic Plus），更低的電壓擺幅和集電極開路輸出級解決了這些問題。

差分信令，第一時間想到的就是LVDS。

LVDS（Low-Voltage Differential Signaling，低電壓差分信令）又稱RS-644總線接口，是一種數據傳輸和接口技術。LVDS是PCB板級或子系統間高速數據傳輸的一種高可靠、低功耗、低噪聲、低成本的解決方案。

LVDS采用的是電流模邏輯。LVDS輸出包括一個恒流源，它驅動差分對的電流。兩個N管導通，在接收器前的匹配電阻上產生正向壓降，輸出高電平；兩個P管導通，在接收器前的匹配電阻上產生反向壓降，則輸出低電平。接收器匹配電阻上的壓降，正向為高，反向為低。

這一邏輯結構采用低功耗CMOS管，電流源的電流一般為3.5mA，接收器前的匹配電阻一般為100Ω，產生的壓降為350mV。

LVDS與TTL/CMOS邏輯的接口設計非常方便，采用SerDes芯片就可以輕松實現TTL/CMOS邏輯并行總線到LVDS串行總線的轉換，以及從LVDS串行總線到TTL/CMOS邏輯并行總線的轉換。

高速信令有單端信令和差分信令之分。

信令指標有很多，比如：邏輯信號電平，應用場景，電壓擺幅，驅動方式，負載匹配，是否支持熱插拔，支持最大的數據率等。

邏輯電路及電壓要求

說到應用場景，總結一下常見的一些高速信令：

AGTL+（Assisted Gunning Transceiver Logic+）用于處理器、存儲器和I/O之間的多處理接口以及各種Intel芯片組的系統總線的信令技術。

HSTL（High-speed Transceiver Logic）一般工作在200MHz以上，是高速存儲器應用的I/O接口首選，非常適用于多存儲器組地址總線的驅動。在中頻范圍（100～180MHz），I/O端口的單端信令還有GTL/GTL+、SSTL和LVTTL。

SSTL（Stub-Series Terminated Logic）信令標準是專為高速存儲器應用開發而制定的。特別針對工作頻率為333MHz或以上單雙數據率的SDRAM，還支持眾多存儲器、3D圖形卡、LCD顯示、DTV接口和機頂盒等。

JEDEC定義了3種SSTL標準：EIA/JESD8-8 3.3V SSTL（SSTL 3）；EIA/JESD8-9B 2.5V SSTL（SSTL 2）；EIA/JESD8-15 1.8V SSTL（SSTL 18）。

ECL差分信令能提供比其他任何邏輯更短的傳播時延和更高的切換速率。有的器件每個差分對能夠傳輸12Gbps的數據率，應用在高速測試儀器、光纖網絡儀器、超高速路由器、網絡存儲設備、10 Gb以太網、企業計算服務器和高性能工作站等。

CML（Current-Mode Logic）信令屬于ECL工藝，廣泛應用于新型高速器件，應用于網絡物理層和SerDes器件。CML串行差分信令數據率為1～10Gbps，速度取決于驅動器和接收器的生產工藝技術。

應用部分，硬件工程師很關注，信號完整性方面，我們更關注相關邏輯電路在實際版圖的設計，相關規則：1.走線阻抗匹配；2.對稱性走線；3.減少過孔數量及相關不連續點；4.走線角度……都是關于管控信號完整性的高速設計的相關規則。未來高速設計的規則會成為一種常態，如何在設計中管控和取舍，這里就不過多展開了。



審核編輯：劉清